技术特征：
1.一种3d堆叠封装集成电路芯片的失效定位方法，其特征在于，包括：确定标准样品器件中多个位于不同深度的对比检测层；每次研磨出所述对比检测层后，通过热成像仪检测暴露出的所述对比检测层在失效状态下不同检测频率对应的相位值；根据每一对比检测层在失效状态下检测频率与相位值的对应关系确定该对比检测层的失效定位曲线；其中，所述失效定位曲线为对比检测层的相位值随检测频率变化的曲线；根据每一对比检测层的失效定位曲线对待测3d堆叠封装集成电路芯片进行失效定位；其中所述标准样品器件为所述待测3d堆叠封装集成电路芯片同类型未失效的3d堆叠封装集成电路芯片。2.根据权利要求1所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，所述确定标准样品器件中多个位于不同深度的对比检测层，包括：根据所述标准样品器件的厚度确定多个位于不同深度的对比检测层；或者，根据所述标准样品器件所具有的功能膜层确定多个位于不同深度的对比检测层。3.根据权利要求1所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，所述检测暴露出的所述对比检测层在失效状态下不同检测频率对应的相位值，包括：在暴露出的对比检测层的表面进行短路失效处理后，通过热成像仪从所述标准样品器件远离研磨侧的一侧，检测暴露出的对比检测层在不同检测频率下的相位值。4.根据权利要求2所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，根据所述标准样品器件的厚度确定多个位于不同深度的对比检测层，包括：根据预设厚度将所述标准样品器件划分为多层等厚度的备选对比层；间隔选取所述备选对比层作为所述对比检测层。5.根据权利要求2所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，所述根据所述标准样品器件具有的功能膜层确定多个位于不同深度的对比检测层，包括：将所述标准样品器件具有的功能膜层确定为备选对比层；间隔选取所述备选对比层作为所述对比检测层。6.根据权利要求5所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，所述标准样品器件的功能膜层包括：依次层叠设置的焊接球层、pcb基板、第一连接触点层、转接单元、第二连接触点层和顶层芯片；所述间隔选取所述备选对比膜层作为所述对比检测层包括：选取位于pcb基板远离所述转接单元的一侧的焊接球层、pcb基板与转接单元之间的第一连接触点层，以及所述转接单元与所述顶层芯片之间的第二连接触点层为对比检测层。7.根据权利要求1所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，所述根据每一对比检测层的失效定位曲线对待测3d堆叠封装集成电路芯片进行失效定位之前，还包括：通过热成像仪检测所述待测3d堆叠封装集成电路芯片在不同检测频率下的相位值；其中，对所述待测3d堆叠封装集成电路芯片的检测频率范围位于对所述标准样品器件的检测频率范围内；根据所述待测3d堆叠封装集成电路芯片的检测频率与相位值的对应关系确定待测失
效位置曲线；所述待测失效位置曲线为待测3d堆叠封装集成电路芯片的相位值随检测频率变化的曲线。8.根据权利要求7所述的3d堆叠封装集成电路芯片的失效定位方法，其特征在于，所述根据每一对比检测层的失效定位曲线对待测3d堆叠封装集成电路芯片进行失效定位，包括：根据每一对比检测层的失效定位曲线与所述待测失效位置曲线之间的相对距离，确定所述待测3d堆叠封装集成电路芯片失效膜层的位置。9.一种3d堆叠封装集成电路芯片的失效定位装置，其特征在于，用于执行权利要求1-8任一所述的3d堆叠封装集成电路芯片的失效定位方法，包括：对比检测层确定单元，用于确定标准样品器件中多个位于不同深度的对比检测层；相位值检测单元，用于在依次研磨出每层所述对比检测层后，通过热成像仪检测暴露出的所述对比检测层在失效状态下不同检测频率对应的相位值；失效定位曲线确定单元，用于根据每一对比检测层在失效状态下检测频率与相位值的对应关系确定该对比检测层的失效定位曲线；其中，所述失效定位曲线为对比检测层的相位值随检测频率变化的曲线；失效定位单元，用于根据每一对比检测层的失效定位曲线对待测3d堆叠封装集成电路芯片进行失效定位；其中所述标准样品器件为所述待测3d堆叠封装集成电路芯片同类型未失效的3d堆叠封装集成电路芯片。10.一种3d堆叠封装集成电路芯片，其特征在于，包括多层层叠设置的膜层，通过权利要求1-8任一所述的3d堆叠封装集成电路芯片的失效定位方法进行失效定位。
技术总结
本发明实施例公开了一种3D堆叠封装集成电路芯片及其失效定位方法和装置，其中失效定位方法包括：确定标准样品器件中多个位于不同深度的对比检测层；每次研磨出对比检测层后，通过热成像仪检测暴露出的对比检测层在失效状态下不同检测频率对应的相位值；根据每一对比检测层在失效状态下检测频率与相位值的对应关系确定该对比检测层的失效定位曲线；根据每一对比检测层的失效定位曲线对待测3D堆叠封装集成电路芯片进行失效定位；其中标准样品器件为待测3D堆叠封装集成电路芯片同类型未失效的3D堆叠封装集成电路芯片。本发明实施例提供的技术方案实现了对3D堆叠封装集成电路芯片的失效定位。芯片的失效定位。芯片的失效定位。
技术研发人员：张林华 华佑南 李晓旻
受保护的技术使用者：胜科纳米（苏州）股份有限公司
技术研发日：2022.04.11
技术公布日：2022/5/6