扫描测试电路、数字芯片、电子设备及功耗降低方法与流程

本技术属于电子电路领域，具体涉及一种扫描测试电路、数字芯片、电子设备及功耗降低方法。

背景技术：

1、随着大规模数字电路的快速发展，工艺特征尺寸逐步减小，电路的复杂度逐渐增加，多时钟域、多工作模式等设计方法的引入，使得芯片测试越来越复杂，测试成本越来越高。因此，可测性设计(design for testability，dft)，尤其是扫描测试(scan)变得越来越重要。一般来说，对芯片进行扫描测试会引入一些额外的电路。在功能模式(即正常工作模式)下，如果扫描测试额外引入的电路进行翻转，会额外增加不必要的功耗，如电路翻转引起的动态功耗。

技术实现思路

1、鉴于此，本技术的目的在于提供一种扫描测试电路、数字芯片、电子设备及功耗降低方法，以降低扫描测试电路处于功能模式的情况下的电路功耗，减少不必要的动态功耗。

2、本技术的实施例是这样实现的：

3、第一方面，本技术实施例提供了一种扫描测试电路，包括：扫描测试链、锁存延时电路；所述扫描测试链包含串接的多个寄存器，其中，所述多个寄存器的时钟信号中包含至少两个来自不同时钟域的时钟信号；锁存延时电路，被配置为用于串接所述扫描测试链上的两个相邻寄存器，并在所述扫描测试电路处于功能模式的情况下，保持所述锁存延时电路的输出不变，其中，所述两个相邻寄存器的时钟信号为来自不同时钟域的时钟信号。

4、本技术实施例中，通过在两个相邻寄存器之间插入锁存延时电路，可以有效解决保持时间违例的问题，同时，在扫描测试电路处于功能模式的情况下，该锁存延时电路可以保持锁存延时电路的输出不变，这样可以减少因锁存延时电路的输出发生翻转而引起的动态功耗，从而可以降低扫描测试电路处于功能模式的情况下的电路功耗，减少不必要的动态功耗。

5、结合第一方面实施例的一种可能的实施方式，所述锁存延时电路包括：锁存器电路和延时电路；所述锁存器电路的数据输入端与所述两个相邻寄存器中的前一个寄存器的数据输出端连接；所述锁存器电路被配置为在所述扫描测试电路处于功能模式时，在扫描使能信号、目标时钟信号的作用下，保持所述锁存器电路的输出不变，其中，所述目标时钟信号为所述前一个寄存器的时钟信号；延时电路，所述延时电路的输入端与所述锁存器电路的数据输出端连接，所述延时电路的输出端与所述两个相邻寄存器中的后一个寄存器的数据输入端连接，所述延时电路被配置为对所述锁存器电路的输出信号进行延时。

6、本技术实施例中，采用包含锁存器电路和延时电路的锁存延时电路，通过引入延时电路，可以减少因不同时钟域的逻辑在物理位置上可能距离较远，而导致时序逻辑错误，以保证时序需要，同时，锁存器电路被在扫描使能信号、目标时钟信号的作用下，保持锁存器电路的输出不变，这样可以减少因锁存器电路的输出发生翻转而引起延时电路的动态功耗。

7、结合第一方面实施例的一种可能的实施方式，若所述两个相邻寄存器的时钟信号均为高电平有效，所述锁存器电路为低电平使能的锁存器电路；若所述两个相邻寄存器的时钟信号均为低电平有效，所述锁存器电路的为高电平使能的锁存器电路。

8、本技术实施例中，可以根据电路中跨时钟域时钟有效电平的不同，插入不同的类型的锁存器电路，这样可以提高方案的适用性。

9、结合第一方面实施例的一种可能的实施方式，所述锁存器电路包括：第一逻辑电路和锁存器；所述第一逻辑电路的第一输入端与所述前一个寄存器的数据输出端连接，所述第一逻辑电路被配置为在所述扫描测试电路处于功能模式下，对接收到的所述扫描使能信号和所述前一个寄存器的数据输出信号进行逻辑操作，输出固定电平信号；所述锁存器的数据输入端与所述第一逻辑电路的输出端连接，所述锁存器的数据输出端与所述延时电路的输入端连接，所述锁存器的时钟输入端用于接收所述目标时钟信号。

10、本技术实施例中，在第一逻辑电路的作用下，使得在扫描测试电路处于功能模式下，输入锁存器数据输入端的信号为固定电平信号，这样，不管目标时钟信号如何变化，锁存器的输出始终为固定电平信号，从而不会出现翻转。

11、结合第一方面实施例的一种可能的实施方式，所述锁存器电路包括：锁存器和第二逻辑电路；所述锁存器的数据输入端与所述前一个寄存器的数据输出端连接，所述锁存器的数据输出端与所述延时电路的输入端连接；所述第二逻辑电路与所述锁存器的时钟输入端连接，所述第二逻辑电路被配置为对接收到的所述扫描使能信号和所述目标时钟信号进行逻辑操作，输出逻辑信号；其中，在所述扫描测试电路处于功能模式的情况下，所述逻辑信号用于指示所述锁存器保持其输出不变。

12、本技术实施例中，在第二逻辑电路的作用下，使得在扫描测试电路处于功能模式下，锁存器处于保持状态，以保持其输出不变，这样，不管输入数据如何变化，锁存器的输出始终不变，从而不会出现翻转。

13、结合第一方面实施例的一种可能的实施方式，所述第一逻辑电路包括：与门，所述与门的第一输入端用于接收所述前一个寄存器的数据输出信号，所述与门第二输入端用于接收所述扫描使能信号，所述与门的输出端与所述锁存器的数据输入端连接。

14、本技术实施例中，采用与门来实现，使得当扫描使能信号为低电平信号时，输出低电平信号，这样，在实现发明目的的同时，可以简化电路实现。

15、结合第一方面实施例的一种可能的实施方式，若所述锁存器为低电平使能的锁存器，所述第二逻辑电路包括：反相器和或门；反相器的输入端用于接收所述扫描使能信号；所述或门的第一输入端与所述反相器连接，所述或门的第二输入端用于接收所述目标时钟信号，所述或门的输出端与锁存器的时钟输入端连接。

16、本技术实施例中，若锁存器为低电平使能的锁存器，采用反相器和或门来实现，使得当扫描使能信号为低电平信号时，第二逻辑电路输出高电平信号，以保持锁存器的输出值不变，在实现发明目的的同时，可以简化电路实现。

17、结合第一方面实施例的一种可能的实施方式，若所述锁存器为高电平使能的锁存器，所述第二逻辑电路包括：与门，所述与门的第一输入端用于接收所述目标时钟信号，所述与门第二输入端用于接收所述扫描使能信号，所述与门的输出端与所述锁存器的时钟输入端连接。

18、本技术实施例中，若锁存器为高电平使能的锁存器，采用与门实现，使得当扫描使能信号为低电平信号时，第二逻辑电路输出低电平信号，以保持锁存器的输出值不变，这样在实现发明目的的同时，可以简化电路实现。

19、第二方面，本技术实施例还提供了一种数字芯片，包括如结合上述第一方面实施例和/或结合上述第一方面实施例的任一种可能的实施方式提供的扫描测试电路。

20、第三方面,本技术实施例还提供了一种电子设备，包括如结合上述第二方面实施例提供的数字芯片。

21、第四方面，本技术实施例还提供了一种功耗降低方法，包括：在扫描测试链上的两个相邻寄存器之间串接锁存延时电路，其中，所述扫描测试链包含串接的多个寄存器，所述两个相邻寄存器的时钟信号为来自不同时钟域的时钟信号；配置所述锁存延时电路，以使所述锁存延时电路在所述扫描测试链处于功能模式的情况下，保持所述锁存延时电路的输出不变。

22、结合第四方面实施例的一种可能的实施方式，配置所述锁存延时电路，包括：在所述扫描测试链处于功能模式的情况下，配置输入所述锁存延时电路的扫描使能信号为低电平信号。

23、本技术的其他特征和优点将在随后的说明书阐述。本技术的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。