专利名称：基于总线低压差分信号传输的双机数据交换模块的制作方法
技术领域：
本发明是电厂ECS (电气控制系统)或变电站综合自动化系统中通信管理单 元装置的一部分，主要用于完成通信管理单元冗余系统配置下主机与从机间数据 交换的功能，保证数据传输的实时性及可靠性，属于电厂电气控制系统或变电站 综合自动化系统制造的技术领域。
背景技术：
电厂ECS (电气控制系统)或变电站综合自动化系统中为确保通信系统的可 靠性和安全性， 一般要求通信管理单元配置为双机冗余系统，其一为主机，另一 为从机。当主机出现故障时，从机立即升级为主机，承担通信任务，主机降为从 机。为了实现主/从机数据交换的高速、可靠的无缝传输，考虑使用总线低压差分 信号传输方式来实现双机切换的硬件接口设计。低压差分信号 LVDS ( Low Voltage Differential Signal ) 是由 ANSI/TIA/EIA-644-1995定义的用于高速数据传输的物理层接口标准。它具有超高 速(1.4Gb/s)、低功耗及低电磁辐射的特性，是在铜介质上实现千兆位级高速通信 的优先方案；可用于服务器、可堆垒集线器、无线基站、ATM交换机及高分辨率 显示等等，也可用于通信系统的设计。总线低压差分信号BLVDS (Bus-LVDS)是LVDS技术在多点通信领域的扩 展，具有总线仲裁功能、更大的驱动电流(10mA)和更好的阻抗匹配设计。 Bus-LVDS解决方案的主要用途是进行系统内的数据传输。若采用系统间的协议 进行系统内的数据传输，软/硬件方面的成本开支太昂贵，因此设计简单而成本较 低的BLVDS链接便成为极具吸引力的另类选择。BLVDS解决方案除了可以支持 电路板内的数据传输外，也可确保电路板、模块、机架、机柜或机箱与机箱之间 可以进行数据传输，其数据传输介质包括铜缆或印制电路板(PCB)电路。
本模块使用总线BLVDS硬件接口方式实现主/从机间的数据传输，在硬件上 保证数据传输的高速性、可靠性及稳定性，能够满足实际应用的需求。发明内容技术问题本发明的主要目的是提供一种基于总线低压差分信号传输的双机数据交换模块，采用总线低压差分信号BLVDS实现通信管理机冗余系统配置中主/ 从机之间的数据交换，通过采用具有BLVDS接口的大规模现场可编程门阵列FPGA 器件进行背板总线外扩，加以高速可编程逻辑器件CPLD实现相关的控制逻辑， 配以大容量高速双端口 RAM存储器进行数据交换，从而实现了通信管理机的主/ 从机之间的高速、可靠的数据传输。技术方案本发明的上述目的是这样实现的该模块包括现场可编程门阵列 FPGA控制电路、复杂可编程逻辑器件CPLD控制电路、高速双端口 RAM存储器 控制电路、BLVDS接口电阻匹配电路及电源供给电路；其中，现场可编程门阵列 FPGA控制电路、复杂可编程逻辑器件CPLD控制电路分别通过数据、地址、控 制信号线与高速双端口 RAM存储器控制电路以及背板总线端子连接，现场可编 程门阵列FPGA控制电路通过FPGA器件的差分信号引脚与BLVDS接口电阻匹 配电路连接，BLVDS接口电阻匹配电路通过BLVDS输出端子输出信号。上述现场可编程门阵列FPGA控制电路主要由现场可编程门阵列FPGA器件、 串行FLASH存储器、JTAG (Joint Test Action Group,—种国际标准测试协议)接 口电路及其相应的电阻、电容器件组成；串行FLASH存储器的控制、数据信号线 与现场可编程门阵列FPGA器件相连，现场可编程门阵列FPGA器件的BLVDS 信号引脚输出至BLVDS接口电阻匹配电路；现场可编程门阵列FPGA器件还与 背板总线端子的数据、地址、控制信号线相连；高速双端口 RAM存储器控制电 路中的高速双端口 RAM存储器其中一端口侧的数据、地址、控制信号线与现场 可编程门阵列FPGA器件相连，JTAG接口信号线与现场可编程门阵列FPGA器件 的JTAG调试引脚连接。上述复杂可编程逻辑器件CPLD控制电路主要由复杂可编程逻辑器件CPLD 及JTAG接口电路组成；复杂可编程逻辑器件CPLD与背板总线端子的数据、地 址、控制信号线相连，同时还与高速双端口 RAM存储器的另一端口侧的数据、 地址、控制信号线相连，JTAG信号与复杂可编程逻辑器件CPLD的JTAG调试引
脚连接。上述高速双端口 RAM存储器控制电路主要由高速双端口 RAM存储器及其相 应的电阻、电容器件组成；双端口 RAM存储器其中的一端口侧的数据、地址、 控制信号线与现场可编程门阵列FPGA器件相连，另一端口侧的数据、地址、控 制信号线与复杂可编程逻辑器件CPLD相连。
上述BLVDS接口电阻匹配电路主要由串联匹配电阻及并联匹配电阻组成， 串联电阻的一端与现场可编程门阵列FPGA器件的BLVDS信号输出相连，另一端 与模块的BLVDS输出端子相连，并联电阻并联于输出端子上的差分信号线上。
上述电源供电电路由三片低压差线性稳压器实现，低压差线性稳压器的输入 为系统背板所提供的电压，其一稳压器输出为高速可编程逻辑器件CPLD的10供 电电压、高速双端口 RAM存储器电源及串行FLASH存储器的电源电压；另一稳 压器输出为现场可编程门阵列FPGA器件的10供电电压；再一稳压器为FPGA的 内核供电电压。
本发明的工作原理是当通信管理单元装置配置为双机冗余系统工作时，通 过设置双机数据交换模块的控制访问权从而实现双机的数据交换。其具体控制方法为主机微处理器CPU访问主机内的数据交换模块，通过设置相应的控制逻辑， 使主机内的高速双端口 RAM存储器读写有效，即主机微处理器CPU可以访问主 机内双机数据交换模块的高速双端口 RAM存储器。
从机的微处理器CPU通过设置从机内的双机数据交换模块的控制逻辑，可以 直接通过BLVDS总线访问主机上的双机数据交换模块的高速双端口 RAM存储 器。
通过以上设置，主/从机通过对主机内的高速双端口 RAM存储器的访问实现 通信管理机的主/从机之间的数据传输。
有益效果本发明的整个电路具有如下特点采用基于总线低压差分信号 BLVDS传输方式的硬件连接设计，保证主/从系统数据交换的高速性、可靠性；采 用现场可编程门阵列FPGA器件实现总线低压差分信号BLVDS的数据链路，相比 采用专用的BLVDS控制芯片可大幅减少芯片数量，降低成本，提高系统安全可靠 性，同时具有更大的灵活性和后向兼容性。
图1是本发明模块的现场可编程门阵列FPGA器件控制电路原理图。 图2是本发明模块的复杂可编程逻辑器件CPLD控制电路原理图。 图3是本发明模块的高速双端口 RAM存储器控制电路原理图。 图4是本发明模块的BLVDS接口电阻匹配电路原理图。 图5是本发明模块的电源供给电路原理图。 图6是本发明模块的电路原理框图。图7是本发明模块在主/从机配置中的数据交换原理示意图。 具体实现方式下面结合附图，对本发明的具体实现作进一步详细的描述。参见图6，本发明基于总线低压差分信号BLVDS传输的双机数据交换模块电 路主要包括现场可编程门阵列FPGA控制电路1、复杂可编程逻辑器件CPLD 控制电路2、高速双端口 RAM存储器控制电路3、 BLVDS接口电阻匹配电路4及 电源供给电路5;其中，现场可编程门阵列FPGA控制电路1、复杂可编程逻辑器 件CPLD控制电路2分别通过数据、地址、控制信号线与高速双端口 RAM存储 器控制电路3以及背板总线端子7连接，现场可编程门阵列FPGA控制电路1通 过FPGA器件的差分信号引脚与BLVDS接口电阻匹配电路4连接，BLVDS接口 电阻匹配电路4通过BLVDS输出端子6输出信号。参见图1，本发明的现场可编程门阵列FPGA器件控制电路中主要元件采用 LATTICE公司的LFEC3E型号的FPGA芯片U7，此款FPGA具有丰富的资源， 可提供多种电平接口，本模块中使用了BLVDS和TTL两种电平标准，U7通过地 址总线SA[19..0]、数据总线80[7..0]及相应的控制信号线SMEMWR、 SMEMRD 与背板总线相连，同时通过地址总线R一R一A[14..0]、数据总线R—R一D[7.,0]及相应 的控制信号线与高速双端口 RAM存储器U14右侧端口的地址、数据、控制信号 线相连，还通过地址差分信号总线R一ADDRPN[19..0]、数据差分信号总线 11_0^八 ^7..0]与电阻匹配网络相连。现场可编程门阵列FPGA器件控制电路一 方面实现TTL标准电平的背板总线和BLVDS标准电平传输总线间的接口，同时 还实现了微处理器对高速双端口 RAM存储器的访问权限控制功能。电路中的串 行FLASH存储器的U6为SST25VF020芯片，共有2Mbit存储单元。其与现场可
编程门阵列FPGA器件相连，实现程序存储功能，上电时，加载程序给现场可编 程门阵列FPGA器件U7，使U7正常运行。电路中的JP4为JTAG加载端子，与 现场可编程门阵列FPGA的JTAG调试接口相连，用来将计算机中编译的程序加 载到串行FLASH存储器内。
参见图2，本发明的复杂可编程逻辑器件CPLD控制电路中采用XiUnx公司的 X95108可编程逻辑器件U13来实现。其引入背板总线的地址总线SA[19..0]、数 据总线50[7..0]及相应的控制信号线SMEMWR、 SMEMRD，同时也与现场可编 程门阵列FPGA器件U7相连。背板总线为TTL电平信号系统，复杂可编程逻辑 器件CPLD实现电平转换功能，同时U13也通过数据总线XDATA[7..0]、地址总 线ADDR[14..0]及相应的控制信号线与高速双端口 RAM存储器U14左侧另一端 口的地址、数据、控制信号线相连，实现了通信管理机的CPU访问控制权的控制 及背板总线对高速双端口 RAM存储器的访问控制。
参见图3，本发明的高速双端口 RAM存储器控制电路中U14采用IDT公司的 高速、大容量双端口 RAM存储器IDT70V06，其具有16kx8位的RAM空间，访 问时间为25ns，带有两个独立的数据、地址和控制信号端口，片内带有硬件端口 仲裁电路，以保证存储器中的任何单元被两个端口有序地读写，避免双CPU系统对 数据读写发生争用。本发明中其一端口的地址、数据、控制信号线与复杂可编程 逻辑器件CPLD U13相连，另一端口地址、数据、控制信号线与现场可编程门阵 列FPGA器件U7相连，实现双机数据的高速交换。
参见图4，本发明的BLVDS接口电阻匹配电路中对BLVDS输出信号进行了 电阻匹配，分别对差分信号串入80欧姆的串行电阻，差分信号之间用75欧姆电 阻并接，消除信号干扰，增强信号的完整性。
参见图5，本发明的电源供给电路采用了3片低压差线性稳压器来实现，低压 差线性稳压器的输入为系统背板的输入电压，其一 U8采用SPX1117M3-3.3低压差 线性稳压器，输出为高速可编程逻辑器件CPLD的10供电电压、高速双端口 RAM 存储器电源及串行FLASH存储器的电源电压3.3V;另一稳压器U9采用 SPX1117M3-2.5低压差线性稳压器，输出为现场可编程门阵列FPGA器件的10供电 电压2.5V;再一稳压器UIO采用MCP1700-120，主要为FPGA的内核供电电压1.2V。
参见图7，本发明基于总线低压差分信号传输的双机数据交换模块电路主要是 通过如下控制方法实现的。在实际的应用系统中，配置了双机冗余通信管理机，
右侧为主机A及其内部带有的双机数据交换模块，左侧为从机B及其内部的双机 数据交换模块。右侧主机A的微处理器CPU可以通过背板总线A7对其机箱内的 双机数据交换模块进行访问，主机A的微处理器CPU经由背板总线A7对高速可 编程逻辑器件CPLD的A2进行控制，设置其对高速双端口 RAM存储器A3访问 控制权，这样主机A的微处理器CPU可以访问双端口 RAM存储器A3的一个端 口；而从机B的微处理器CPU可以通过背板总线B7对其机箱内部的双机数据交 换模块进行访问，从机B的微处理器CPU经由背板总线B7对现场可编程门阵列 FPGA器件Bl进行控制，禁止其对高速双端口 RAM存储器B3访问控制权，同 时配置现场可编程门阵列FPGA器件Bl的BLVDS的信号输出，这样从机B的微 处理器CPU经由背板总线B7到现场可编程门阵列FPGA器件Bl ，再通过BLVDS 接口电阻匹配电路到BLVDS接口端子B6，再经过主/从机之间的连接电缆到主机 A的BLVDS接口端子A6，经由BLVDS接口电阻匹配电路A4，再到现场可编程 门阵列FPGA器件Al，再经现场可编程门阵列FPGA器件Al的访问控制权控制， 可以访问高速双端口 RAM存储器A3的另外一个端口。这样通过以上所描述的信 号链路实现了主/从机之间的高速、实时数据交换。最后应说明，本发明的实施仅用于说明技术方案而非限制。以上对本发明进 行了详细说明，使普通技术人员也可以理解，并且其依然可以对发明所揭示的技 术方案进行修改或者等同替换。而一切不脱离本发明技术方案的精神和范围的修 改和替换，其均应涵盖在本发明的权利要求范围当中。
权利要求
1.一种基于总线低压差分信号传输的双机数据交换模块，其特征是该模块包括现场可编程门阵列FPGA控制电路(1)、复杂可编程逻辑器件CPLD控制电路(2)、高速双端口RAM存储器控制电路(3)、BLVDS接口电阻匹配电路(4)及电源供给电路(5)；其中，现场可编程门阵列FPGA控制电路(1)、复杂可编程逻辑器件CPLD控制电路(2)分别通过数据、地址、控制信号线与高速双端口RAM存储器控制电路(3)以及背板总线端子(7)连接，现场可编程门阵列FPGA控制电路(1)通过FPGA器件的差分信号引脚与BLVDS接口电阻匹配电路(4)连接，BLVDS接口电阻匹配电路(4)通过BLVDS输出端子(6)输出信号。
2. 根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模 块，其特征在于现场可编程门阵列FPGA控制电路(1)主要由现场可编程门阵 列FPGA器件、串行FLASH存储器、JTAG接口电路及其相应的电阻、电容器件 组成；串行FLASH存储器的控制、数据信号线与现场可编程门阵列FPGA器件相 连，现场可编程门阵列FPGA器件的BLVDS信号引脚输出至BLVDS接口电阻匹 配电路(4);现场可编程门阵列FPGA器件还与背板总线端子(7)的数据、地 址、控制信号线相连；高速双端口 RAM存储器控制电路(3)中的高速双端口 RAM 存储器其中第一端口侧的数据、地址、控制信号线与现场可编程门阵列FPGA器 件相连，JTAG接口信号与现场可编程门阵列FPGA器件的JTAG调试引脚连接。
3. 根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模 块，其特征在于复杂可编程逻辑器件CPLD控制电路(2)主要由复杂可编程逻 辑器件CPLD及JTAG接口电路组成；复杂可编程逻辑器件CPLD与背板总线端 子(7)的数据、地址、控制信号线相连，同时还与高速双端口RAM存储器的另 第二端口侧的数据、地址、控制信号线相连，JTAG信号与复杂可编程逻辑器件 CPLD的JTAG调试引脚连接。
4. 根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模 块，其特征在于高速双端口 RAM存储器控制电路(3)主要由高速双端口 RAM 存储器及其相应的电阻、电容器件组成；双端口RAM存储器其中的一端口侧的数据、地址、控制信号线与现场可编程门阵列FPGA器件相连，另一端口侧的数 据、地址、控制信号线与复杂可编程逻辑器件CPLD相连。
5. 根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模 块，其特征在于BLVDS接口电阻匹配电路(4)主要由串联匹配电阻及并联匹 配电阻组成，串联电阻的一端与现场可编程门阵列FPGA器件的BLVDS信号输出 相连，另一端与模块的BLVDS输出端子相连，并联电阻并联于输出端子上的差 分信号线上。
6. 根据权利要求1所述的一种基于总线低压差分信号传输的双机数据交换模 块，其特征在于电源供电电路(5)由三片低压差线性稳压器实现，低压差线性 稳压器的输入为系统背板所提供的电压，其一稳压器输出为高速可编程逻辑器件 CPLD的10供电电压、高速双端口 RAM存储器电源及串行FLASH存储器的电 源电压；另一稳压器输出为现场可编程门阵列FPGA器件的IO供电电压；再一稳 压器为FPGA的内核供电电压。
全文摘要
基于总线低压差分信号传输的双机数据交换模块主要用于完成通信管理单元冗余系统配置下主机与从机间数据交换的功能，保证数据传输的实时性及可靠性，该模块包括现场可编程门阵列FPGA控制电路(1)、复杂可编程逻辑器件CPLD控制电路(2)、高速双端口RAM存储器控制电路(3)、BLVDS接口电阻匹配电路(4)及电源供给电路(5)；其中，现场可编程门阵列FPGA控制电路、复杂可编程逻辑器件CPLD控制电路分别通过数据、地址、控制信号线与高速双端口RAM存储器控制电路以及背板总线端子连接，现场可编程门阵列FPGA控制电路通过FPGA器件的差分信号引脚与BLVDS接口电阻匹配电路连接，BLVDS接口电阻匹配电路通过BLVDS输出端子(6)输出信号。
文档编号G05B19/418GK101158868SQ20071013258
公开日2008年4月9日 申请日期2007年9月21日 优先权日2007年9月21日
发明者伍道勇, 俊 刘, 朱华明, 王永生, 董雪鹏, 劼 陈 申请人:江苏金智科技股份有限公司