一种基于宽口sram存储的高速ad数据pxi总线传输解析方法
【技术领域】
[0001] 本发明涉及数字信号处理领域，特别涉及一种基于宽口 SRAM存储的高速AD数据 PXI总线传输解析方法。
【背景技术】
[0002] 在低速采样情况下，由于采样速率不高，只需使用适合采样宽度的SRAM进行存储 设计即可，通常并不需要宽口 SRAM来进行存储实现，所以SRAM的数据传输解析也相对容易 的多。
[0003] 而在高速采样情况下，由于采样率通常均以GSps或以上进行取样，后端SRAM的工 作速率很难达到与之匹配的要求，所以为了实现实时存储，必须以降低速率、扩展接口宽度 的方式来进行处理，存储接口宽度的扩展使得其与传输总线之间的匹配问题复杂化。
[0004] 在现有技术中，在速率匹配方面，有使用不同SRAM读写时钟的方法来处理PXI总 线与SRAM读写速率匹配问题的解决方案，采取SRAM写时钟与高速AD采样进行匹配设计， SRAM读时钟与PXI总线速率进行匹配设计，从而来协调存储传输的过程，但该方法对于 SRAM存在两种操作时钟，增加了 SRAM时序控制的复杂性和存储实施过程的风险性，不利于 FPGA进行逻辑控制的稳定性设计。
[0005] 在数据宽度匹配传输方面，由于SRAM接口宽度宽于总线接口宽度，如多片并联使 用，则往往达到十几倍或几十倍的倍差关系，由于总线不能够一次取走一次SRAM读取所读 出的数据，往往需要FPGA里内部做计数逻辑判断处理进行分次传输，此种方式不但增加了 FPGA逻辑流程，还使得总线传输效率降低，不能以连续地址方式进行直接数据读取，增加了 PXI总线读取操作次数，延长了读取总时间，尤其对于大容量数据读取时，耗费的时间将直 接影响主控计算机处理的速率和显示更新的速率。
【发明内容】
[0006] 为解决上述现有技术的不足，本发明提出一种基于宽口 SRAM存储的高速AD数据 PXI总线传输解析方法。
[0007] 本发明的技术方案是这样实现的：
[0008] -种基于宽口 SRAM存储的高速AD数据PXI总线传输解析方法，包括以下步骤：
[0009] 步骤⑴：对于已经存入SRAM中的N次高速AD采样数据的PXI总线读取传输解 析过程，首先需依据SRAM数据总接口宽度K 1、高速AD采样量化位宽K2、PXI总线数据接口 宽度K3、SRAM地址总线宽度W 2来确定PXI地址总线译码组成和PXI总线从SRAM中读取N 次高速AD采样数据所实际需进行的读取次数NL ;
[0010] 步骤（2) :PXI总线实际需进行读取操作的次数NL确定后，则上位机主控单元通过 PXI总线从已设定好的基地址开始，进行NL次连续遍历取数，依次获取NL个K3位宽的数据 数组X tc;
[0011] 步骤（3):判断数据数组Xi是否需进行无用数据的剔除处理，是则对XJi行无用 数据剔除处理，并得到N 5个含有有用AD数据的PXI读取的SRAM新数据数组X u否则将数 据数组Xi直接赋值给数据数组X ^
[0012] 步骤（4):对数据数组&进行AD数据的分离处理，得到从SRAM中读取的N个高速 AD采样数据数组X，X数据传给下一个流程进行其他信号分析处理，并返回步骤（1)，等待下 一批数据的传输解析处理。
[0013] 可选地，所述步骤（1)中，所述的PXI地址总线译码为由SRAM地址空间寻址地址 段和地址选通控制地址段组成；
[0014] 其中，SRAM地址空间寻址地址段位宽为W2，由SRAM器件的地址总线宽度来决定， 该段内地址总线在FPGA中与SRAM地址总线对接；地址选通控制地址段位宽为W 1;PXI地址 总线的低W1-I位到0位定义为地址选通控制地址段，PXI地址总线的WdW 1-I位到W1位定 义为SRAM地址空间寻址地址段。
[0015] 可选地，所述的地址选通控制地址段位宽W1的确定方法为：其需满足如下关系：
[0016] 其中，N1定义为一次SRAM读取数据包含的完整AD采样数据的最大个数，N 2定义 为一次PXI总线读取数据最大包含的完整AD采样数据个数；
[0017] 其中，
的值设为N3，表示一次SRAM读取数据通过PXI总线进行传输所需的次 数A1 % N2的值设为N 4，若N4大于0,表示最后一次读取的AD数据个数少于N 2。
[0018] 可选地，所述的一次SRAM读取数据包含的完整AD采样数据的最大个数N1的确定 方法为1与K 2比值的最大正整数取值
，所读的一次SRAM数据中AD数据以采 样顺序由低到高排列。
[0019] 可选地，所述的N1的确定方法中，当K占 K 2比值为整数时，SRAM存储资源实现AD 数据存储的最大利用率。
[0020] 可选地，所述的一次PXI总线读取数据最太包含的完整AD采样数据个数N2的确 定方法为1( 3与K 2比值的最大正整数取值：
[0021] 可选地，所述的队的确定方法中，当1(3与1(2比值为整数时，PXI数据总线接口实现 AD数据传输的最大利用率。
[0022] 可选地，所述的W1的确定方法中，当N3等于0时，地址选通控制地址段对AD数据 的选通编码实现最大利用率。
[0023] 可选地，所述的W1的确定方法中，当N 3等于0时，且N4等于0时，PXI总线实现AD 数据传输的效率最大化。
[0024] 可选地，所述步骤⑴中，所述的PXI总线从SRAM中读取N次高速AD采样数据所 实际需进行的读取次数NL的确定方法为
[0025]
的值设为N5，用于计算N次AD采样数据读取所需的PXI操作 次数
用于计算N次AD采样数据连续读取中由于地址选通控制地址段编码 数大于N3时需多做的PXI总线无用数据的操作次数。
[0026] 可选地，所述步骤（2)中，所述的NL次连续遍历取数操作，包括以下步骤：
[0027] 步骤（21):设连续遍历取数的计数量为I，初始化值为0 ;
[0028] 步骤（22):由PXI总线基地址和计数量I相加得到PXI总线地址，PXI总线发起读 数请求；
[0029] 步骤（23) :FPGA在收到读数请求后，依据SRAM地址空间寻址地址对SRAM进行取 数，然后依据地址选通控制地址进行判断，并将当前SRAM数据中相应选通的AD数据送给 PXI数据总线；
[0030] 步骤（24):主控单元接收到数据总线K3位宽的数据，并赋值给数据数组Xi的以I 索引的数值，计数量I加1 ;
[0031] 步骤（25):判断计数量I是否等于NL，是则表示NL次取数完毕，等待进行AD数据 解析流程，否则返回步骤（22)。
[0032] 可选地，所述步骤（23)中，所述的依据地址选通控制地址进行判断并将当前SRAM 读取数据中相应选通的AD数据送给PXI数据总线的处理方法为：
[0033] 计W1位宽的选通控制地址位值为E，当E < N 3_1时，将SRAM所读数据包含的第 EXNjIj (E+l) XN2-I个AD数据以一定顺序共同赋值给PXI数据总线；当E== (N3-I)时， 如N4等于0,则将SRAM所读数据包含的第E X N 2到（E+l) X N 2-1个AD数据以一定顺序共同 赋值给PXI数据总线，若N4不等于0,则将SRAM所读数据包含的第EXN 2到EXN 2+Ν4-1个 AD数据以一定顺序共同赋值给PXI数据总线；若％ < A ，则给PXI总线数据送0处 理。
[0034] 可选地，所述的AD数据以一定顺序共同赋值给PXI数据总线的赋值方法为：第 EXN2A AD数据赋值给PXI数据总线的第K 2-1位到第0位，EX N2+l个AD数据赋值给PXI 数据总线的第2XK2-1位到第1(2位，依此类推，第（E+l) XN 2-1个AD数据赋值给PXI数据 总线的第N2XK2-I位到第（N 2-I) X 1(2位，若PXI数据总线第N2XK2位及以上还有余位，则余 位补零处理或不处理；若N 4不等于0,则当E等于（N 3-1)时，赋值完第EXN2+N4-1个AD数 据后，PXI数据总线的剩余高位补零处理或不处理。
[0035] 可选地，所述的W1位宽的选通控制地址位值E的确定方法为：
;其中上标H表示选通地址相应位下的二进制值。
[0036] 可选地，所述步骤（3)中，所述的是否进行无用数据剔除处理的依据为：N3是否等 于％，是则说明W 1位宽的地址选通控制地址段编码选通的地址正好和一次SRAM读取数据 通过PXI总线进行传输所