速AD数据PXI总线传输解析方 法，其特征在于，所述的一次SRAM读取数据包含的完整AD采样数据的最大个数N1的确定采样顺序由低到高排列。5. 如权利要求4所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述的N1的确定方法中，当K:与K2比值为整数时，SRAM存储资源实现AD数据存储的最大利用率。6. 如权利要求3所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述的一次PXI总线读取数据最大包含的完整AD采样数据个数N2的确定7. 如权利要求6所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述的N2的确定方法中，当K3与K2比值为整数时，PXI数据总线接口实现 AD数据传输的最大利用率。8. 如权利要求3所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述的W1的确定方法中，当N3等于0时，地址选通控制地址段对AD数据的 选通编码实现最大利用率。9. 如权利要求3所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述的W1的确定方法中，当N3等于％时，且N4等于O时，PXI总线实现AD 数据传输的效率最大化。10. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述步骤（1)中，所述的PXI总线从SRAM中读取N次高速AD采样数据所于N3时需多做的PXI总线无用数据的操作次数。11. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述步骤（2)中，所述的NL次连续遍历取数操作，包括以下步骤： 步骤（21):设连续遍历取数的计数量为I，初始化值为0 ; 步骤（22):由PXI总线基地址和计数量I相加得到PXI总线地址，PXI总线发起读数请 求； 步骤（23) :FPGA在收到读数请求后，依据SRAM地址空间寻址地址对SRAM进行取数，然 后依据地址选通控制地址进行判断，并将当前SRAM数据中相应选通的AD数据送给PXI数 据总线； 步骤（24):主控单元接收到数据总线K3位宽的数据，并赋值给数据数组Xi的以I索引 的数值，计数量I加1 ; 步骤（25):判断计数量I是否等于NL，是则表示NL次取数完毕，等待进行AD数据解析 流程，否则返回步骤（22)。12. 如权利要求11所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述步骤（23)中，所述的依据地址选通控制地址进行判断并将当前SRAM读取数据中相应选通的AD数据送给PXI数据总线的处理方法为： 计W1位宽的选通控制地址位值为E，当E<N3-I时，将SRAM所读数据包含的第EXN2 到（E+l)XN2-I个AD数据以一定顺序共同赋值给PXI数据总线；当E== (N3-I)时，如N4 等于0,则将SRAM所读数据包含的第EX队到（E+l)XN2-1个AD数据以一定顺序共同赋值 给PXI数据总线，若N4不等于0,则将SRAM所读数据包含的第EXN2到EXN2+N4-l个AD数 据以一定顺序共同赋值给PXI数据总线；若％S方< 2*^，则给PXI总线数据送0处理。13. 如权利要求12所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析 方法，其特征在于，所述的AD数据以一定顺序共同赋值给PXI数据总线的赋值方法为：第 EXN#AD数据赋值给PXI数据总线的第K2-1位到第0位，EXN2+l个AD数据赋值给PXI 数据总线的第2XK2-1位到第1(2位，依此类推，第（E+l)XN2-1个AD数据赋值给PXI数据 总线的第N2XK2-I位到第（N2-I)X1(2位，若PXI数据总线第N2XK2位及以上还有余位，则余 位补零处理或不处理；若N4不等于0,则当E等于（N3-1)时，赋值完第EXN2+N4-1个AD数 据后，PXI数据总线的剩余高位补零处理或不处理。14. 如权利要求12所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，其中上标H表示选通地址相应位下的二进制值。15. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析 方法，其特征在于，所述步骤（3)中，所述的是否进行无用数据剔除处理的依据为：队是 否等于2"| ,是则说明W1位宽的地址选通控制地址段编码选通的地址正好和一次SRAM读 取数据通过PXI总线进行传输所需的次数相吻合，无需进行补零无用数据的传输操作；若 M<2"'，则说明为了实现PXI总线的连续传输工作，中间需进行次数的无用数据传 输操作。16. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述步骤（3)中，所述的对Xi进行无用数据剔除处理的过程，包括以下步 骤： 步骤（31):设对数据数组Xi操作的计数量为J1，对新数据数组XJt作的计数量为J2， 1和J2均初始化值为〇 ; 步骤（32):判断1与，求余的余数是否大于等于N3，是则进入步骤（33);否则进入步 骤（34); 步骤（33)化加1，进入步骤（35); 步骤（34):将数组I的以J1索引的数据赋值给数组八以J2索引的数据，JjP1，J2 加1，进入步骤（35); 步骤（35):判断1是否小于NL，是则返回步骤（32)，否则表示无用数据已剔除完毕，等 待进行AD数据的分离处理。17. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述步骤（4)中，所述的对数据数组\进行AD数据的分离处理过程，包括 以下步骤： 步骤（41):设对数据数组\操作的计数量为R1，对最终AD数据数组X操作的计数量 为R2,R3为分离计数量，R^私和R3均初始化值为〇,并设9为K2位宽每位全为1的二进制 数； 步骤（42):将数组&的以R1索引的数据赋值给位宽为K3的操作数据8,并判断1与N3求余的余数是否等于N3-I,是则进入步骤（43);否则进入步骤（44); 步骤（43):判断乂是否等于0,是则进入步骤（44);否则进入步骤（47); 步骤（44):将S与0进行按位与操作所得到的只保留其低1(2位数据的新数据赋值给 数组X以R2索引的数据，1?2加1，1?3加1，进入步骤（45); 步骤（45):判断私是否等于~2，是则1?3赋值0，1? 1加1，然后转入步骤（410);否则进入 步骤（46); 步骤（46):将S向右依1(2位，然后与0进行按位与操作所得到的只保留其低K2位数 据的新数据赋值给数组X以R2索引的数据，1?2加1，1?3加1，然后返回步骤（45); 步骤（47):将S与0进行按位与操作所得到的只保留其低1(2位数据的新数据赋值给 数组X以R2索引的数据，1?2加1，1?3加1，进入步骤（48); 步骤（48):判断私是否等于~4，是则1?3赋值0，1? 1加1，然后转入步骤（410);否则进入 步骤（49); 步骤（49):将S向右依1(2位，然后与0进行按位与操作所得到的只保留其低K2位数 据的新数据赋值给数组X以R2索引的数据，1?2加1，1?3加1，然后返回步骤（48); 步骤（410):判断R1是否小于N5，是则返回步骤（42)，否则表示N个AD数据的分离处 理工作已完成。18. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析 方法，其特征在于，所述的PXI地址总线，其地址增量的总线数据变化量计为K3，对于以字19. 如权利要求11所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方作为地址变化量进行计算。
【专利摘要】本发明提出了一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方法，通过PXI总线地址直接进行SRAM地址空间寻址译码和一次SRAM读取数据的多次读取选通判断处理，以利用地址译码与地址选通同步控制实现的方式进行，大大简化了数据处理流程中多个环节的协调处理过程，同时以地址直接译码寻址SRAM地址空间的方式巧妙解决了SRAM操作速率与PXI总线速率相匹配的问题，避免了SRAM读写时钟分离设计的麻烦和风险隐患，通过PXI地址直接选通读取一次SRAM的数据段位方式，减少了FPGA逻辑实现，同时也巧妙的能够与SRAM寻址相结合，实现PXI总线的直接SRAM宽口数据连续读取。
【IPC分类】G06F13/42, G06F13/40
【公开号】CN105045752
【申请号】CN201510400890
【发明人】白月胜, 曹淑玉, 高长全
【申请人】中国电子科技集团公司第四十一研究所
【公开日】2015年11月11日
【申请日】2015年7月2日