与SRAM地址总线对接；地址选通控制地址段位宽为W 1;PXI地址 总线的低W1-I位到0位定义为地址选通控制地址段，PXI地址总线的WdW 1-I位到W1位定 义为SRAM地址空间寻址地址段。
[0073] 上述的地址选通控制地址段位宽W1的确定方法为：其需满足如下关系：
[0074] N1定义为一次SRAM读取数据包含的完整AD采样数据的最大个数，N i的确定方法 为1与K 2比值的最大正整数取值：
，这里假定所读的一次SRAM数据中AD数据 以采样顺序由低到高排列，即先采的数据排号最低，第&个AD数据在同次读取的SRAM数 据中时间上最靠后。
[0075] 上述N1的确定方法中，当K占 K 2比值为整数时，SRAM存储资源实现AD数据存储 的最大利用率。
[0076] N2定义为一次PXI总线读取数据最大包含的完整AD采样数据个数，N2的确定方法 为1( 3与K 2比值的最大正整数取值：
[0077] 上述N2的确定方法中，当K 3与K 2比值为整数时，PXI数据总线接口实现AD数据传 输的最大利用率。
[0078]
的值设为N3，表示一次SRAM读取数据通过PXI总线进行传输所需的次数； N1^i N2的值设为N 4，若N4大于0,表示最后一次读取的AD数据个数少于N 2。
[0079] 上述W1的确定方法中，当N3等于％时，地址选通控制地址段对AD数据的选通编码 实现最大利用率。
[0080] 上述W1的确定方法中，当N 3等于0时，且N4等于0时，PXI总线实现AD数据传输 的效率最大化。
[0081] 当&与K 2比值为整数时，当K 3与K 2比值为整数时，当N 3等于％时，且N4等于0 时，可实现SRAM存储资源、PXI总线接口资源利用率最大化，PXI总线传输效率最大化。
[0082] 上述步骤⑴中，PXI总线从SRAM中读取N次高速AD采样数据所实际需进行的 读取次数NL的确定方法为：
[0083] 其中
的值设为N5，用于计算N次AD采样数据读取所需的PXI操作 次数，
1用于计算N次AD采样数据连续读取中由于地址选通控制地址段编码 数大于N3时需多做的PXI总线无用数据的操作次数。
[0084] 上述步骤⑵中，所述的NL次连续遍历取数操作，包括以下步骤：
[0085] 步骤（21):设连续遍历取数的计数量为I，初始化值为0 ;
[0086] 步骤（22):由PXI总线基地址和计数量I相加得到PXI总线地址，PXI总线发起读 数请求；上述PXI总线基地址，可以为零地址开始，也可以不为零地址开始，可根据具体PXI 地址使用情况和SRAM存储情况来做确定；
[0087] 步骤（23) :FPGA在收到读数请求后，依据SRAM地址空间寻址地址对SRAM进行取 数，然后依据地址选通控制地址进行判断，并将当前SRAM数据中相应选通的AD数据送给 PXI数据总线；
[0088] 步骤（24):主控单元接收到数据总线K3位宽的数据，并赋值给数据数组Xi的以I 索引的数值，计数量I加 1 ;
[0089] 步骤（25):判断计数量I是否等于NL，是则表示NL次取数完毕，等待进行AD数据 解析流程，否则返回步骤（22)。
[0090] 上述步骤（23)中，依据地址选通控制地址进行判断并将当前SRAM读取数据中相 应选通的AD数据送给PXI数据总线的处理方法为：
[0091] 计W1位宽的选通控制地址位值为E，当E < N 3-1时，将SRAM所读数据包含的第 EXNjIj (E+l) XN2-I个AD数据以一定顺序共同赋值给PXI数据总线；当E== (N3-I)时， 如N4等于O，则将SRAM所读数据包含的第E X N 2到（E+l) X N 2-1个AD数据以一定顺序共同 赋值给PXI数据总线，若N4不等于0,则将SRAM所读数据包含的第EXN 2到EXN 2+Ν4-1个 AD数据以一定顺序共同赋值给PXI数据总线；若M ，则给PXI总线数据送0处 理。
[0092] 其中，AD数据以一定顺序共同赋值给PXI数据总线的赋值方法为：第EXN2A AD 数据赋值给PXI数据总线的第K2-I位到第0位，EX N2+l个AD数据赋值给PXI数据总线 的第2 X K2-I位到第1(2位，依此类推，第（E+l) XN 2-1个AD数据赋值给PXI数据总线的第 N2X K2-I位到第（N2-I) X 1(2位，若PXI数据总线第N 2X 1(2位及以上还有余位，贝IJ余位补零处 理或不处理；若N4不等于0,则当E等于（N 3-I)时，赋值完第EXN2+N4-1个AD数据后，PXI 数据总线的剩余高位补零处理或不处理。
[0093] 其中，W1位宽的选通控制地址位值E的确定方法为：
;其中上标H表示选通地址相应位下的二进制值。
[0094] 上述步骤（3)中，是否进行无用数据剔除处理的依据为：队是否等于0，是则说明 W1位宽的地址选通控制地址段编码选通的地址正好和一次SRAM读取数据通过PXI总线进 行传输所需的次数相吻合，无需进行补零无用数据的传输操作；若，则说明为了实现 PXI总线的连续传输工作，中间需进行％-W3次数的无用数据传输操作。
[0095] 上述步骤⑶中，对XJi行无用数据剔除处理的过程，包括以下步骤：
[0096] 步骤（31):设对数据数组Xi操作的计数量为J i，对新数据数组\操作的计数量 为J2，JjP J 2均初始化值为〇 ;
[0097] 步骤（32):判断1与％求余的余数是否大于等于N3，是则进入步骤（33);否则进 入步骤（34);
[0098] 步骤（33)心加1，进入步骤（35);
[0099] 步骤（34):将数组ΧΝ?的以^索引的数据赋值给数组XMJ2索引的数据，1， 了 2加1，进入步骤（35);
[0100] 步骤（35):判断1是否小于NL，是则返回步骤（32)，否则表示无用数据已剔除完 毕，等待进行AD数据的分离处理。
[0101] 上述步骤（4)中，所述的对数据数组\进行AD数据的分离处理过程，包括以下步 骤：
[0102] 步骤（41):设对数据数组\操作的计数量为R1，对最终AD数据数组X操作的计数 量为R 2, R3为分离计数量，R ^私和R 3均初始化值为〇,并设Θ为K 2位宽每位全为1的二进 制数；
[0103] 步骤（42):将数组\的以R1索引的数据赋值给位宽为K3的操作数据δ，并判断 札与N 3求余的余数是否等于N3-I,是则进入步骤（43);否则进入步骤（44);
[0104] 步骤（43):判断乂是否等于0,是则进入步骤（44);否则进入步骤（47);
[0105] 步骤（44):将δ与Θ进行按位与操作所得到的只保留其低K2位数据的新数据赋 值给数组X以R 2索引的数据，1?2加1，RjP 1，进入步骤（45);
[0106] 步骤（45):判断R3是否等于N 2，是则RJ武值0, R加1，然后转入步骤（410);否则 进入步骤（46);
[0107] 步骤（46):将δ向右依1(2位，然后与Θ进行按位与操作所得到的只保留其低1( 2 位数据的新数据赋值给数组X以R2索引的数据，RdP 1，RjP 1，然后返回步骤（45);
[0108] 步骤（47):将δ与Θ进行按位与操作所得到的只保留其低K2位数据的新数据赋 值给数组X以R 2索引的数据，1?2加1，RjP 1，进入步骤（48);
[0109] 步骤（48):判断R3是否等于N 4，是则RJ武值0, R加1，然后转入步骤（410);否则 进入步骤（49);
[0110] 步骤（49):将δ向右依1(2位，然后与Θ进行按位与操作所得到的只保留其低1(2 位数据的新数据赋值给数组X以R2索引的数据，1?2加1，RjP 1，然后返回步骤（48);
[0111] 步骤（410):判断R1是否小于N5，是则返回步骤（42)，否则表示N个AD数据的分 离处理工作已完成。
[0112] PXI地址总线，其地址增量的总线数据变化量计为K3，对于以字节进行增量计算的 情况，本发明方法同样适用，只需将
位宽作为最低位地址增量即可，其他相应的地 址段向左?
立；对于以字节为增量的情况，步骤⑵中进行总线地址的确定时，需以 计数量
作为地址变化量进行计算。
[0113] 下面结合一个具体实施例对本发明的方法进行详细说明。
[0114] 首先，假定S