RAM数据总接口宽度&为144位宽，高速AD采样量化位宽K 2为12位 宽，PXI总线数据接口宽度1(3为32位宽来进行本发明方法的具体传输解析实施过程说明。
[0115] 根据以上信息，首先确定PXI地址分段组成的方式。对于一次SRAM读取的数据， 其包含的采样数据个数N1，可确定为
[0116] 为了节省开销，最大化实现存储资源的利用，在设计时将SRAM接口宽度选取为AD 位宽的整数倍，对于非整数倍，剩余的不足一次存储的SRAM位宽将被闲置。
[0117] 对于一次PXI总线读取的数据可最大包含的采样数据个数N2SK 3与K2比值的 最大正整数取值，即
。因此，地址选通控制地址段的位宽W1需满足
，由此可确定1为3,即采用PXI地址总线的2~ 0位进行地址选通控制地址段，实现对一次SRAM地址读取数据包含的12个AD采样数据的 选通读取操作。而SRAM地址空间寻址地址段位宽^由所选取的具体SRAM型号所确定，例 如，本实施例中拟定SRAM为IM寻址空间，因此W 2= 20,即采用PXI地址总线的22~3位 来进行SRAM地址译码寻址，所以本实施例中PXI地址总线只使用其低23位进行数据读写 操作即可。
[0118] 因 SRAM数据总宽度为144位，一次SRAM读取包含12次AD采样数据，而PXI数据 总线宽度为32位，一次读取最多能够读取2个完整的AD采样数据，所以一次SRAM读取的 数据需6次PXI读取操作才能够读取完毕，而采用PXI地址总线的2~O位进行地址选通 控制，3位地址可选通控制8次数据的读取，为了实现PXI总线的连续读取操作，每8次选通 控制的高2次在FPGA中以送零进行填充。依据数据读取的顺序，需严格的将6次读取的顺 序在FPGA中给予相对应的数据，PXI地址进行SRAM数据读取的控制描述如下表1所示。
[0119] 表1 :PXI地址使用描述
[0120]
[0121] 由于AD采样输出数据宽度为12位，所以对于每个32位PXI数据共包含2次AD 数据，11~0为第n-1次采样，23~12为第η次采样，31~24不关注，低位次在时间上前 于高位次，数据依地址从低到高递增读取。
[0122] 对于已经存入SRAM中的N = 1024次采样数据的读取传输解析过程，上位机主控 单元取数前，首先依据所需获取采样数据的长度来确定PXI总线进行取数时实际的地址范 围。
[0123] 因每次SRAM寻址变更一次，每取12个AD数据，PXI总线就需进行2次无效的取 零操作，所以PXI总线实际进行取数的次数要比实际需要的N次数据要多，PXI总线实际连 续读数次数NL，可确定为：
[0125] 其中，
用于计算N次采样数据读取所需的PXI操作次数
用于计 算N次采样数据连续读取中需多做的PXI操作次数。
[0126] PXI实际需读取操作次数确定后，从已设定好的基地址开始，进行32位数据总线 的682次连续地址递增取数，获取682个32位宽的数据数组Χ Ν?。此处PXI的基地址可以 为零地址开始，也可以不为零地址开始，可根据具体PXI地址使用情况和SRAM存储情况来 做变更，可灵活应用。然后，以此数据数组为基础，进行传输数据的解析。
[0127] 因本实施例中，PXI总线地址的低3位连续变化的最后2次所获取的数据为FPGA 所送的零值无用数据，所以首先需将其剔除掉。
[0128] 剔除无用数据的方法为，从数据数组Xi的682个数据的开始计数，以若计数值被 8求余的值为6或7,则判定该数据为无用数据，将其剔除，若余数不为6或7,则判定为有用 读取数据，将其依次赋值给新数据数组I，最后剔除170个无用数据，得到512个有用数据。
[0129] 有用数据数组\的每一个数据为32位宽PXI数据，每个数据含2个有用AD数据， 所以需将\的每一个数据进行AD数据的分离，重新组合成实际需要的1024个AD数据，分 离的方法为：从数据数组I的开始进行，将32位数据的低12位与十六进制数OxFFF进行 按位与操作，所得到的新数将只保留其低12有效信息，即为一个有效AD数据，赋值给最终 数据数组X，将32位数据向右移12位，将原本处于23~12位的另一个有效AD数据移至低 位，然后与十六进制数OxFFF进行按位与操作，所得到的新数将只保留其低12有效信息，然 后赋值给数据数组X的下一个数，以此完成所有\数组到X数组的AD数据分离操作，便可 得到X数组1024个实际需要的从SRAM读取的数据。
[0130] 在整个传输解析的过程中，存在中间补送零值和剔除零值无用数据的过程，这里 只是进行举例说明本发明方法的实际应用过程和应用中可能存在的情况，虽然每8次读取 操作中有2次读取的为无用数据，看似浪费了传输时间，但在实际工作中，由于PXI总线的 持续读取能力得以实现，实际上总的工作效率相比于现有技术方法是大大提高的。
[0131] 如果前端SRM数据宽度K1扩展到192位宽时，则不需再进行无用数据的中间补 充，实际传输效率将更高。
[0132] 本实施例中，PXI数据总线只使用了其低24位，高8位没有得到利用，这也是和设 计有关，本实施例只是举例说明实际应用中可能会存在这种情况，如果高速AD取样量化位 宽1( 2为8位时，则本实施例则会在PXI数据传输效率方面达到最大化。
[0133] 本发明的方法通过PXI总线地址直接进行SRAM地址空间寻址译码和一次SRAM读 取数据的多次读取选通判断处理，以利用地址译码与地址选通同步控制实现的方式进行， 大大简化了数据处理流程中多个环节的协调处理过程，同时以地址直接译码寻址SRAM地 址空间的方式巧妙解决了 SRAM操作速率与PXI总线速率相匹配的问题，避免了 SRAM读写 时钟分离设计的麻烦和风险隐患。通过PXI地址直接选通读取一次SRAM的数据段位方式， 减少了 FPGA逻辑实现，同时也巧妙的能够与SRAM寻址相结合，实现PXI总线的直接SRAM 宽口数据连续读取，能够以PXI块传输或突发传输的方式进行数据快速连续读取操作，大 大提高了宽口 SRAM数据读取的速率与效率，缩短了上位机数据处理的时间，提升了系统性 能。
[0134] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精 神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1. 一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方法，其特征在于，包括以 下步骤： 步骤（1):对于已经存入SRAM中的N次高速AD采样数据的PXI总线读取传输解析过 程，首先需依据SRAM数据总接口宽度K1、高速AD采样量化位宽K2、PXI总线数据接口宽度 K3、SRAM地址总线宽度W2来确定PXI地址总线译码组成和PXI总线从SRAM中读取N次高 速AD采样数据所实际需进行的读取次数NL; 步骤（2) :PXI总线实际需进行读取操作的次数NL确定后，则上位机主控单元通过PXI总线从已设定好的基地址开始，进行NL次连续遍历取数，依次获取NL个K3位宽的数据数 组Xnl; 步骤⑶：判断数据数组Xi是否需进行无用数据的剔除处理，是则对Xi进行无用数据 剔除处理，并得到N5个含有有用AD数据的PXI读取的SRAM新数据数组XU否则将数据数 组Xi直接赋值给数据数组X^ 步骤（4):对数据数组Xt进行AD数据的分离处理，得到从SRAM中读取的N个高速AD采样数据数组X，X数据传给下一个流程进行其他信号分析处理，并返回步骤（1)，等待下一 批数据的传输解析处理。2. 如权利要求1所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述步骤（1)中，所述的PXI地址总线译码为由SRAM地址空间寻址地址段 和地址选通控制地址段组成； 其中，SRAM地址空间寻址地址段位宽为W2，由SRAM器件的地址总线宽度来决定，该段 内地址总线在FPGA中与SRAM地址总线对接；地址选通控制地址段位宽为W1;PXI地址总线 的低W1-I位到O位定义为地址选通控制地址段，PXI地址总线的WdW1-I位到1位定义为 SRAM地址空间寻址地址段。3. 如权利要求2所述的一种基于宽口SRAM存储的高速AD数据PXI总线传输解析方 法，其特征在于，所述的地址选通控制地址段位宽W1的确定方法为：其需满足如下关系：其中，N1定义为一次SRAM读取数据包含的完整AD采样数据的最大个数，N2S义为一 次PXI总线读取数据最大包含的完整AD采样数据个数；N1^N2的值设为N4，若N4大于0,表示最后一次读取的AD数据个数少于N2。4. 如权利要求3所述的一种基于宽口SRAM存储的高