专利名称：带有驱动超驰的电压调节器的制作方法
带有驱动超驰的电压调节器些旦 冃眾诸如微处理器之类的集成电路正变得更加复杂，在更严格的性能参数 下工作，同时被要求在更严格的性能参数下更高效地工作。它们通常由提供经调节的供电电压的一个或多个电压调节器(VR)电路供电。因为微处 理器的负载需求会突然地和迅速地变化，所以提供能够在这样的环境中提 供足够供电的VR解决方案是有挑战性的。因此，需要改进的VR解决方案。附图简述作为示例而不是作为限制地在附图的各图中说明了本发明的实施例， 其中相同的附图标记指代相同的元件。
图1是根据一些实施例的具有相关联的VR系统的多核微处理器系统 的框图。图2是根据一些实施例的微处理器集成电路封装的横截面图。图3是根据一些实施例的具有时钟超驰(clock override)能力的电压调节器电路的示意图。图4是根据一些实施例的具有耦合到集成电压调节器的多核微处理器的计算机系统的框图。详细描述在本文中提出了使电压调节器能针对到来的负载变化作出调节的技 术。在一些实施例中，诸如具有相关联的时钟信号的微处理器核心之类的 功能块由至少一个开关型电压调节器供电。当该功能块将要求功率电平增 大时，相关联的时钟被设置成超驰它们的较低频率的普通驱动信号来驱动 至少一个调节器开关。因此，充分地先于负载变化(例如，正好在其之前) 在较高频率下驱动开关，以减小否则会出现的下降量(amountofdroop)。图1大致示出根据一些实施例的具有集成电压调节器(IVR)系统的多 核微处理器，其中集成电压调节器系统具有时钟超驰能力。该微处理器包括耦合到公共多核主控制器102以执行诸如工作负荷分配(work load allocation)、环境管理等等不同管理任务的四个域核心(domain core) (104 A 到104 D)。在一些实施例中，域核心104和主控制器102是普通微处理器 管芯的一部分。所描述的电压调节器系统包括四个域VR子系统(域VR114A到114D) 和耦合到各个域VR的主控制器112，其中域VR子系统一一对应各个域核 心104。各个域VR114耦合到相关联的域核心104以为其提供经调节的供 电电压VCC，并从其接收核心时钟信号(CLK)和超驰控制信号(CTRL)。 例如，域VR 114A将供电电压VCCA提供给域核心104A并从其接收时钟 信号CLKa和超馳控制信号CTRLA。(注意，在替换实施例中，超驰控制 信号可来自主控制器或来自一些其它源，它们直接或间接地察觉到即将来 临的会对电压调节器域引起下降的负载变化。)各个域VR 114包括可选择地耦合到一起的一个或多个分立电压调节 器，以取决于负载需求使用不同的VR组合来可选择地提供不同的电流水 平。例如，域VR之一实际上可能包括并联耦合到一起且分别具有3安培 电流能力的八个分立VR，以取决于域核心负载的需求提供0到24安培。 分立VR可耦合到一起，或者它们可分配在核心附近以便在不同的位置耦 合到供电轨，例如在核心上均匀分布。在一些实施例中，域VR114是与包 含域核心104的多核处理器管芯分离的普通集成VR(IVR)管芯的一部分。 然而，应当理解电压调节器和域核心或相关联的域VR和核心可在同一芯 片上或在不同的芯片组合上。参考图2，示出了多核微处理器集成电路(IC)封装的横截面图。它 包括集成电压调节器(IVR)管芯202和多核微处理器管芯204。 IVR管芯 202嵌入封装衬底201内，而微处理器管芯安装到衬底201而且正对IVR 管芯202以使信号传导高效。(注意，实际上管芯可能或可能不相互接触。 它们可在遍及它们毗邻表面部分的一些或全部上具有夹在它们之间的一种 或多种其它材料。这样的材料可用于结构稳定性、传热目的等。)如上所述，IVR管芯202可包括一个或多个域VR，而处理器管芯204 可包括一个或多个域核心。按此封装配置，在管芯相互邻近安装的情况下， VR域的电路元件可设置得更靠近它们关联的域核心元件。这可允许充分的 导电路径(例如，通过焊料凸点或其它触点)来将相对大量的电流传导至 域核心。(应当理解的是，利用一个或多个管芯来实现域核心和VR的任 一合适的封装配置可被实现且在本发明的范围内。例如，IVR管芯可在处 理器管芯"上面"而不是在它"下面"。或者它可邻近处理器管芯，部分地与其 相对，或它们可以是同一管芯的部分。参考图3，描述了具有时钟超驰能力的示例电压调节器电路300。电压 调节器300是具有N个开关(S,到SN)部分和N个输出部分的多相(N相) 开关调节器，其中N个输出部分包括在解耦电容C处在公共输出(VCC) 处耦合到一起的电感器L,到Lw。为了简便大致地示出了开关(S,到Sn), 而如本领域公知，开关(S,到Sn)可包括诸如驱动器件和推、挽、或推挽 配置的晶体管之类的任意适合的电路元件。同样，电感器L,到LN可包括 为了提高效率而至少一定程度耦合到一起的电感器和/或变压器的任意合适 组合。例如，在一些实施例中，它们可利用在IVR管芯外壳VR 300内制 造的磁性材料耦合到一起的电感器来实现。电压调节器300还包括如所示地耦合到一起的VR控制器302、核心时 钟驱动器304、同步电路306,到306N、以及2:1复用器308!到308N。 VR 控制器302接收时钟信号(VRCLK)，并根据其产生彼此相位适当偏移的 N个驱动信号(Z1到ZN)以驱动开关S,到SN来产生经调节的输出电压 VCC。 VR时钟信号可以是为了高效产生VCC的具有合适频率(例如，在 从10 MHz到250 MHz的范围中)的常规的时钟信号。通常驱动信号与VR CLK的频率一致，但这不是必需的，例如它们可从VRCLK的分频或复用 版本派生而来。如本领域所公知的，VR控制器302控制驱动信号的占空比 以增大或减小提供给负载的电流量来调节VCC。将分离的驱动信号分别提供给相关联的同步电路306i，而同步电路306i 也从相关联的核心(例如，由电压调节器300供电的核心)接收核心时钟 (核心CLK)信号。通常，核心CLK信号的频率会大于驱动信号的频率(或多个频率)，例如，大4倍到20倍。各个同步电路306i使其进入驱动信号 和核心时钟信号的边缘同步，并提供第一和第二同相驱动信号(Dc和Dv) 作为输出，但Dic的频率大于Div的频率。同步电路306可由任意合适的电 路元件组合形成，该电路元件包括但不限于锁相环、延迟锁定环、逻辑门 等等。来自各个同步电路的驱动信号(Dic、 Div)被馈送至相关联的2:1 复用器308i，然后将复用器308i的输出提供给开关Si中相关联的一个。还 将例如来自相关联核心的控制信号(CTRL)提供给各个复用器308，用作 选择Dv驱动信号还是更快的Dc驱动信号的控制。(注意在一些实施例中， 不一定总是要将核心时钟信号提供给其同步器。例如，在适当的情况下其 可被选通和禁用以省电。那么在此情况下，同步器应当具有适当的电路用 来使驱动信号通过至其相关联的复用器或其等价物，即使没有施加核心时 钟。)在工作中，较慢的Dv驱动信号(多相) 一般被选择用于稳态操作，并 根据已知技术和方法来工作。因此，核心控制信号一般控制复用器选择Dv 驱动信号。另一方面，当核心将需要额外的功率时(例如，因为将要使用 逻辑部分)，核心控制信号致使复用器选择核心驱动信号(Dc)代替较慢 的VR驱动信号(Dv)。在一些实施例中，较快的核心时钟驱动被激活一 段时间，该段时间充分长以阻止VCC的不合理下降，但同时充分短以防止 不稳定性。在一些实施例中，仅针对足以引起不合理下降的负载变化激活 核心时钟驱动信号。即，对于微小负载变化不使用它。另外，控制信号可 来自除核心处理器之外的源。例如，它可来自察觉到电压调节器上的负载 将要增大的控制器。参考图4，示出了计算机系统的一个示例。所描述的系统一般包括耦 合到集成电压调节器404的多核处理器402和存储器406。在一些实施例中， 可如上所述地配置处理器402和IVR404。可按照不同的形式实现计算机系 统。S卩，它可被实现在单芯片模块、电路板、或具有多个电路板的机箱中。 同样，它可以组成一个或多个完整的计算机，或者它可以组成在计算系统 内有用的组件。本发明不限于所描述的实施例，而可通过所附权利要求的精神和范围内的修改和变化来实现。例如，应当理解的是，本发明可适用于与所有类 型的半导体集成电路("IC")芯片一起使用。这些IC芯片的示例包括但不
限于处理器、控制器、芯片组组件、可编程逻辑阵列(PLA)、存储器芯
片、网络芯片等等。
而且，应当理解虽然已给出了示例尺寸/模型/值/范围，但本发明不限 于此。随着制造技术(例如，光刻)随时间成熟，期望能制造出较小尺寸 的器件。此外，为了说明和讨论的简单，以及不致使本发明显得晦涩难懂，
在附图中可能或可能没有示出公知的至IC芯片和其它组件的供电/接地连 接。此外，为了避免使本发明显得晦淫难懂，而且考虑到关于这样的框图 安排的详细说明严重依赖于要实现本发明的平台这样的事实，即这些详细 说明应在本领域的技术人员的能力范围内，所以按照框图形式示出了各种 安排。在陈述了特定细节(例如，电路)来描述本发明的示例实施例的情 形中，对本领域普通技术人员显而易见的是，可在没有这些特定细节的情 况下或利用其变体实现本发明。因此本说明书应被认为是说明性的而不是 限制性的。
权利要求
1.一种装置，包括利用从VR时钟派生的驱动信号进行开关的开关电压调节器，所述电压调节器用来向具有相关联的功能时钟的功能电路提供供电，所述功能时钟的频率高于所述VR时钟，所述驱动信号将响应于来自所述功能电路的控制信号从所述功能时钟信号派生。
2. 如权利要求1所述的装置，其特征在于，所述功能电路是微处理器核心。
3. 如权利要求2所述的装置，其特征在于，当所述供电上的核心负载将 要增大时所述微处理器核心发出所述控制信号。
4. 如权利要求3所述的装置，其特征在于，当所述供电上的核心负载将 要增大超过阈值时所述核心发出所述控制信号。
5. 如权利要求1所述的装置，其特征在于，还包括用来使所述功能时钟 和所述VR时钟同步的同步电路。
6. 如权利要求5所述的装置，其特征在于，所述同步电路提供从所述VR 时钟信号派生的第一驱动信号和从所述功能时钟信号派生的第二驱动信号，所 述第一和第二驱动信号彼此边缘同步，而且所述第二驱动信号的频率高于所述 第一驱动信号。
7. 如权利要求1所述的装置，其特征在于，所述电压调节器是多相开关 型电压调节器，所述驱动信号包括彼此异相的多个驱动信号。
8. 如权利要求1所述的装置，其特征在于，所述VR和功能电路是普通 集成电路封装的一部分。
9. 如权利要求8所述的装置，其特征在于，所述功能电路和所述电压调 节器的至少一部分在分立的管芯上。
10. 如权利要求l所述的装置，其特征在于，在充分短的一段时间内，所 述驱动信号从所述功能时钟信号派生以保持稳定性。
11. 一种装置，包括具有至少一个开关的开关电压调节器，用来产生提供给功能电路的输出电压，当所述功能电路将需要增大的电流时，所述至少一个开关由较高频率的驱 动信号驱动以抑制所述输出电压的下降。
12. 如权利要求11所述的装置，其特征在于，所述功能电路是微处理器 核心。
13. 如权利要求12所述的装置，其特征在于，当供电上的核心负载将增 大时，所述微处理器核心向所述电压调节器发出控制信号以利用所述较高频率 的驱动信号。
14. 如权利要求13所述的装置，其特征在于，当所述核心将需要增大的 电流时所述核心发出所述控制信号。
15. 如权利要求11所述的装置，其特征在于，还包括用来使所述较高频 率的驱动信号与一般用来驱动所述至少一个开关的较低频率的信号同步的同 步电路。
16. 如权利要求11所述的装置，其特征在于，所述VR和功能电路是普 通集成电路封装的一部分。
17. 如权利要求16所述的装置，其特征在于，所述功能电路和所述电压 调节器的至少一部分在分立的管芯上。
18. 如权利要求11所述的装置，其特征在于，所述较高频率的驱动信号 在任意给定时间激活充分短的一段时间以保持稳定性。
19. 一种系统，包括具有耦合到普通供电输出以提供经调节的电压的电压调节器的电压调节 器域；以及耦合到所述域以接收所述经调节的电压的处理器核心，控制所述电压调节 器域使其由频率高于普通驱动信号的信号驱动，以抑制所述经调节的电压的不 合理下降；以及耦合到所述处理器核心以为所述处理器核心提供外部系统存储器的存储 设备。
20. 如权利要求19所述的系统，其特征在于，还包括耦合到所述电压调 节器域以为其供电的电源。
21. 如权利要求19所述的系统，其特征在于，还包括控制器，当所述电压调节器域的负载将要充分增大时所述控制器控制所述电压调节器域以使其 由所述较高频率信号而不是所述普通信号驱动。
全文摘要
在本文中提出了使电压调节器能针对来到的负载变化作出调节的技术。在一些实施例中，诸如具有相关联的时钟信号的微处理器核心之类的功能块由至少一个开关型电压调节器供电。当该功能块将要求功率电平增大时，相关联的时钟被设置成超驰它们较低频率的普通驱动信号来驱动至少一个调节器开关。因此，充分地先于负载改变(例如，正好在其之前)在较高频率下驱动开关，以减小否则会出现的下降量。
文档编号G05F1/10GK101517507SQ200780035313
公开日2009年8月26日 申请日期2007年9月24日 优先权日2006年9月28日
发明者T·迪伯尼, T·阿尔德里奇 申请人:英特尔公司