主-从数字电压调节器的制造方法
【专利摘要】描述了一种装置，该装置包括：第一桥，其耦合到第一负载；第一脉冲宽度调制(PWM)电路，其用于驱动第一桥；第二桥，其耦合到第二负载；以及第二PWM电路，其用于驱动第二桥，其中，第一PWM电路由与第二数字字分隔开的第一数字字来控制，其中，第二PWM电路由第二数字字来控制，并且其中，第二数字字源自于第一数字字。
【专利说明】
主-从数字电压调节器
【背景技术】
[0001]已知的开关模式电压调节器(VR)可以使用数字控制器来由输入线电压生成所需要的负载电压。数字控制器包括:被实现为模数转换器(ADC)的输入采样器、数字控制回路控制器、以及数字实现的脉冲宽度调制(PWM)发生器(例如，使用数字可控制的延迟线)。不利地，每个VR实例可能需要每个都具有相关联的区域和功率开销的独立的控制器，或者替代地，可以布置较小数量的交错的控制器。在交错的控制器中，单个控制器在两个或更多个电压域之间循环，这些电压域具有来自“N”采样和计时操作的功率增加的缺点，其中，“N”是交错的VR的数量。
[0002]在先进的深亚微米技术中，与数字控制器相关联的区域可能是小的，然而，由于ADC依赖于模拟电路(其并不按照摩尔定律进行缩放)，因此它们不利地导致面积增大并因此花费开销增加。另外，由于布线拥挤以及和局部功率岛与时间交错的ADC之间的互连件相关联的阻抗(这可能导致所监控的电压的错误)，所以交错的方法在先进的亚微米工艺节点上实现可能是有问题的。
[0003]因此，常规的多个控制器的实例(即，“N”实例)可能负担有与“N”ADC和控制器相关联的功率和面积，全都以8x VR开关频率(其对于先进的控制器可能超过IGHz)运行，或具有以大于“M”GHz运行的较小数量的时间交错的ADC和控制器，其中“M”是交错的控制器的数量。例如，嵌入式VR可以期望地以大于I OOMHz的时钟速率运行，并且ADC以及因此控制器可以期望地以最小8倍的过采样频率运行，从而引起高的ADC和控制器时钟频率。这些高频率导致高的动态功率消耗。
【附图说明】
[0004]根据以下所给出的【具体实施方式】并根据本公开内容的各种实施例的附图，将更充分地理解本公开内容的实施例，然而，这些【具体实施方式】和附图不应当使本公开内容局限于具体实施例，而是仅用于解释和理解。
[0005]图1示出了根据本公开内容的一个实施例的用于提供多个经调节的电源的主-从架构。
[0006]图2示出了根据本公开内容的一个实施例的具有共享的延迟线的主-从架构。
[0007]图3示出了根据本公开内容的一个实施例的具有校准和单个时间交错的ADC的主_从架构。
[0008]图4示出了根据本公开内容的一个实施例的具有校准和时间交错的缓慢ADC的主_从架构。
[0009]图5示出了根据本公开内容的一个实施例的具有用于提供多个经调节的电压的主-从架构的异构管芯。
[0010]图6是根据本公开内容的一个实施例的具有用于提供多个经调节的电源的主-从架构的智能设备或计算机系统或SoC(片上系统)。
【具体实施方式】
[0011]一些实施例利用在第一VR(S卩，主VR)的数字控制器内生成的PffM控制数据，以通过对从VR的(多个)传动系(此处也被称为桥)的直接控制来设置一个或多个其它VR(S卩，(多个)VR)的输出电压。在一个实施例中，数字电压缩放被施加到P丽控制字以适应负载电压和/或电流的差异、和/或组件容差。在一个实施例中，可以包括校正/校准特征以提高准确度。
[0012]在一个实施例中，提供了一种装置，该装置包括:第一桥(例如，第一传动系)，其耦合到第一负载(例如，处理器核)；第一PWM电路，其用于驱动第一桥;第二桥，其耦合到第二负载(例如，另一个处理器核)；以及第二PWM电路，其用于驱动第二桥，其中，第一PWM电路由与第二数字字不同的第一数字字来控制，其中，第二PWM电路由第二数字字来控制，并且其中，第二数字字源自于第一数字字。
[0013]存在实施例的许多技术效果。一个非限制性的技术效果是对于具有多个独立的电压域的解决方案，一些实施例减少了与现有技术相关联的面积和功率开销。一些实施例还可以减少对非理想的过程节点上的数字控制器和/或ADC的需要。
[0014]在以下描述中，讨论了许多细节以提供对本公开内容的实施例的更透彻的理解。然而，对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其它实例中，用框图形式而不是详细示出了公知的结构和设备，以便避免使本公开内容的实施例难以理解。
[0015]注意，在实施例的相对应的附图中，用线表示信号。一些线可以较粗，以指示更多成分的信号路径；和/或一些线可以在一端或多端上具有箭头，以指示主要的信息流动方向。这种指示并不是要进行限制。相反，结合一个或多个示例性实施例来使用这些线有助于更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可以包括可以在任一方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信号。
[0016]在整个说明书和权利要求书中，术语“连接”意指连接的物体之间的直接电连接，而没有任何中间设备。术语“耦合”意指连接的物体之间的直接电连接或通过一个或多个无源或有源中间设备的间接连接。术语“电路”意指被布置为彼此协作以提供期望的功能的一个或多个无源和/或有源组件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”和“所述”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
[0017]术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常还指的是在相同的技术节点内缩小布局和设备的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源电平)来调整(例如，减慢)信号频率。术语“大体上”、“接近”、“近似”、“附近”、和“大约”通常指的是在目标值的+/-20%内。
[0018]除非另外规定，否则使用序数词“第一”、“第二”和“第三”等来描述共同的对象，仅指示指代相同对象的不同实例，并且不是要暗示所描述的对象必须采用时间上、空间上的给定的顺序、排名或任何其它方式。
[0019]出于实施例的目的，晶体管是包括漏极端子、源极端子、栅极端子和体端子的金属氧化物半导体(MOS)晶体管。晶体管还包括三栅极晶体管和鳍式场效应(FinFet)晶体管、栅极全包围圆柱体晶体管或实现晶体管功能的其它器件，例如碳纳米管或自旋电子器件。源极端子和漏极端子可以是相同的端子并且在本文中可以互换地使用。本领域中的技术人员将意识到，在不脱离本公开内容的范围的情况下，可以使用其它晶体管，例如双极结型晶体管(BJT PNP/NPN、Bi CMOS、CMOS、eFET等)。术语 “MN” 指示η型晶体管(例如，匪OS、NPN BJT等)，并且术语“ΜΡ”指示P型晶体管(例如，PM0S、PNP BJT等)。
[0020]图1示出了根据本公开内容的一个实施例的用于提供多个经调节的电源的主-从架构100。在一个实施例中，架构100包括ADC 101、数字控制回路控制器102、数字延迟线103、PWM发生器104、桥和滤波器105、逻辑单元106、数字延迟线107、PWM发生器108、以及桥和滤波器109。在该实施例中，主-从架构100是分别向负载I和负载2提供经调节的电压Vout和Voutl的开关模式降压调节器。在一个实施例中，ADC 101、数字控制回路控制器102、数字延迟线103、PWM发生器104、以及桥和滤波器105共同形成主VR，而逻辑单元106、数字延迟线107、PWM发生器108、以及桥和滤波器109形成从VRl。在一个实施例中，逻辑单元106是主VR的部分。
[0021]在一个实施例中，由ADC101接收桥和滤波器105的输出Vout，ADC 101将模拟电压Vout转换为数字表示“d”。在一个实施例中，随后由数字控制回路控制器102处理Vout的数字表示“d”。在一个实施例中，数字控制回路控制器102接收参考时钟(RefClk)和编程数据(未示出)，其中，在其它参数程序中，期望的负载电压被表示为数字字，即，第一字。在一个实施例中，ADC 101还使用RefClk进行操作。在一个实施例中，数字控制回路控制器102对施加到VR时钟(VRClk)的可编程延迟进行调整，随后将VR时钟的延迟的输出相对于根时钟在时间上进行比较，以由PWM发生器104生成PffM信号。在一个实施例中，VRClk的频率比RefClk的频率慢得多。在一个实施例中，由第一字来设置PffM信号的标记间隔比(MS比)。此处，MS比指示P丽信号的占空比。通过改变MS比，调整Vout的电压电平。P丽信号控制传动系(例如，桥)来生成Vout以使回路闭合。该回路形成主VR。
[0022]在一个实施例中，数字控制回路控制器102调整PffM信号的MS比，以使得Vout(其由数字字“d”表示)大体上等于由所编程的数字字设置的命令电压。数字控制回路控制器102可以以多种方式来实现并且可以提供诸如软启动、过电压检测等之类的特征。在一个实施例中，桥和滤波器105包括与η型低侧开关串联耦合的P型高侧开关，其中，由PMff信号来控制两个开关。在一个实施例中，桥和滤波器105还包括具有耦合到高侧开关和低侧开关的第一端的电感器，以及耦合到电感器的第二端和地的电容器。在一个实施例中，电感器和电容器的共同接点耦合到输出电压节点Vout。此处，信号和节点的标记互换使用。例如，Vout可以根据语句背景指代节点Vout或信号Vout。
[0023]由高侧开关来接收输入电压(Vin)，并且通过PWM信号闭合/断开高侧开关和低侧开关来提供经调节的输出电压Vout。例如，P丽信号的部分闭合高侧开关并且P丽信号的剩余部分闭合低侧开关。在一个实施例中，对桥的开关可以被布置为避免Vout的直通，其中，高侧开关和低侧开关两者同时闭合。
[0024]尽管参考降压转换器描述了实施例，但它们并不限于此。在一个实施例中，架构100适用于升压转换器。实施例还可以适用于开关模式的升高或降低调节，其中，输出经调节的电压(例如，Vout和Voutl)由模拟或数字P丽信号来控制。例如，当架构100用于升压转换器时，对Vout和Vin进行交换。
[0025]在一个实施例中，架构还包括从VRl，从VRl通过共享主VR的硬件来为负载2提供另一个经调节的输出电压VoutI。在一个实施例中，当输入电压Vin已知时，可以确定Vout与第一字之间的已知关系(此处被称为“K”)。在这种实施例中，由逻辑单元106来使用“K”以生成第二字。在一个实施例中，第二字用于调整VRClk的延迟以生成用于PWM发生器108的dwl信号。在一个实施例中，PWM发生器108生成用于控制桥和滤波器109以生成用于负载2的经调节的输出电压Voutl的另一个PffM信号(此处，PffMl信号)。此处，由于其它的轨(S卩，用于向电路块提供电源电压的电源轨)的“K”和命令电压(S卩，Vout，其是期望的电压)两者都是已知的，所以第一字可以被馈送到从调节器的数字延迟线中，以控制第二调节器的负载电压。
[0026]在一个实施例中，根据从VRl (即，V/人)与主VR(V主)之间的电压比例由逻辑单元106来调整第二字。在一个实施例中，逻辑单元106根据V/a/V主*K来生成第二字。此处，V从是Voutl并且V主是Vout。在一个实施例中，第二字(S卩，经修改的第一字)用于控制数字延迟线107。在一个实施例中，数字延迟线103和107是匹配的延迟线，S卩，它们具有相同的设计和布局。尽管图1的实施例示出了与主VR级联的一个从VRl，但可以级联多个从VR以生成用于它们相应的负载电路的局部经调节的电压。在一个实施例中，当两个输出电压(即，Vout和Voutl)相同时，则第一字和第二字也可以相同。
[0027]图2示出了根据本公开内容的一个实施例的具有共享的延迟线的主-从架构200。要指出的是，图2的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。为了不使图2的实施例难以理解，描述了图1与图2之间的差异。
[0028]在该实施例中，数字延迟线103和107被组合成单个延迟线(即，共享延迟线)，该延迟线可操作用于分别根据第一字和第二字来生成作为“dw”和“dwl”信号的VRClk的延迟形式。在一个实施例中，第一字在数字延迟线203中作为多路复用器选择信号被接收，该多路复用器选择信号引起从数字延迟线203选择第一延迟路径以生成“dw”。在一个实施例中，第二字在数字延迟线203中作为多路复用器选择信号被接收，该多路复用器选择信号引起从数字延迟线203选择第二延迟路径以生成“dwl”。本实施例的一个技术效果是从VR在尺寸上比图1的从VRI更小。回顾图2，从VR与主VR之间的通信使用数字信号(例如，第二字、VRCI k等)。这些数字信号允许从VR被置于远离主VR的距离，而对从VR的调节特性几乎不具有影响。
[0029]图3示出了根据本公开内容的一个实施例的具有校准和单个时间交错的ADC的主_从架构300。要指出的是，图3的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。为了不使这些实施例难以理解，描述了图1-2与图3之间的差异。
[0030]在一个实施例中，第二字可以包括校准因数(“误差”)来补偿在校准阶段期间所确定的主VR与从VR之间的任何系统性系统偏移。这些系统性差异可能由于主实施方式与从实施方式之间的阻抗差异而产生。例如，当存在IA的电流差异时，功率级与负载之间的阻抗的ImOhn差异可能产生ImV的电压偏移。在一个实施例中，可以通过将主VR和从VR设计为尽可能接近地匹配(即，对于桥和滤波器具有大体上相同的设计和布局)来减轻这些系统性影响。
[0031]在一个实施例中，除了参考图1-2所讨论的组件以外，架构300还包括校准单元301和多路复用器(Mux)302。在一个实施例中，Mux 302从相应的桥接收经调节的电压。例如，Mux 302分别从桥105和滤波器单元109接收Vout和Voutl。在一个实施例中，Mux 302选择性地向ADC 101提供输出Voutm。在该实施例中，ADC 101在主VR与从VR之间时间交错，以使得Vout(S卩，主输出电压样本)用于控制主VR回路，而Voutl(即，从输出电压样本)用于计算对第一字的调整。在一个实施例中，由至Mux 302的选择(Sel)信号来执行时间交错。
[0032]时间交错的ADC101的一个技术效果是与公知的交错的控制回路相比，其中，“N”数量的VR共享以“N”倍的操作频率运行的公共的控制器，此处，数字控制回路102继续以RefClk频率进行操作，该Ref Clk频率比VRClk频率慢得多。通过以Ref Clk频率来操作数字控制回路102，该块的功率消耗保持不变。
[0033]尽管架构300被示出为具有与主VR时间交错的单个从VR，但可以使用多个从VR。在这种实施例中，使用多输入的多路复用器(而不是2:1的Mux 302)，并且选择(Sel)信号使得相应的Vout被提供给ADC 101。在一个这种实施例中，通过由从VR所需要的每个VRClk周期的样本数量所确定的因数，ADC 101可以比RefClk操作地更快。在另一个实施例中，可以不改变样本的数量。
[0034]例如，对于开关调节器的一个周期VRClk，8个ADC样本可以用于主VR控制回路，然而对于(多个)从VR校正回路，每个开关周期可以使用少于一个样本，这是因为(多个)校正回路对缓慢变化的改变(例如，系统性错误)做出响应。在一个实施例中，从电压Vout I可以在每10个开关周期一次与每100个开关周期一次之间进行采样。在这种实施例中，主VR控制回路样本中的一个样本可以间歇性地被Voutl的样本替代，因此，ADC 101以相同速度进行操作。为了避免任何关于丢失样本的问题，在一个实施例中，所生成的样本替代跳过的样本，所述跳过的样本可以是先前的样本、接下来的样本或者先前的样本与接下来的样本之间的插值。在一个实施例中，作为最大值，每个开关周期对一个或多个从回路进行一次采样，从而对于主VR给出八个样本并且对于从VR给出一个样本。在这种实施例中，Ref Clk的净增量是9/8。根据一个实施例，为了避免关于丢失样本的任何问题，所生成的样本替代跳过的样本，所述跳过的样本可以是先前的样本、接下来的样本或者先前的样本与接下来的样本之间的插值。
[0035]图4示出了根据本公开内容的一个实施例的具有校准和时间交错的缓慢ADC的主_从架构400。要指出的是，图4的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。为了不使这些实施例难以理解，描述了图1-2与图4之间的差异。
[0036]在一个实施例中，代替时间交错的ADC 101，较慢速度的ADC 401(8卩，比ADC 101慢)与其它从VR时间交错。在该实施例中，除了参考图1-2所讨论的组件以外，架构400还包括ADC 40KMux 402、P丽发生器408、以及桥和滤波器409。在一个实施例中，PffM发生器108以及桥和滤波器109共同形成从VRl，而PWM发生器408以及桥和滤波器409共同形成从VR2。在另一个实施例中，P丽发生器108和P丽发生器408是如图所示的主VR的部分。在一个实施例中，P丽发生器408的输出PWM2信号控制桥和滤波器409。在一个实施例中，P丽发生器408由dw2来控制，dw2是根据第三字的VRClk的延迟形式。在该实施例中，ADC 401以比RefClk(其是ADC 101的操作频率)慢的频率进行操作。
[0037]在一个实施例中，由Mux 402来接收每个从VR的输出，Mux 402对那些输出进行时间交错作为ADC 401的Voutml (其是Mux 402的输出)。在一个实施例中，ADC 401的输出“dl”被提供为对校准单元301的输入，校准单元301将校准误差添加到字“dl”。在一个实施例中，逻辑单元106接收误差信号和第一字，并且生成用于数字延迟线203的经调整的第二字。架构400的一个技术优点在于其以基础操作频率运行主控制回路和相关联的ADC 101，从而使得功率节省最大化。
[0038]尽管架构400被示出为具有使用ADC401进行时间交错的两个从VR，但可以使用更多从VR。在这种实施例中，使用多输入的多路复用器(而不是2:1Mux 402)，并且选择(Sel)信号使得来自从VR的相应的Vout被提供到ADC 401。
[0039]图5示出了根据本公开内容的一个实施例的具有用于提供多个经调节的电压的主-从架构的异构管芯500。要指出的是，图5的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但并不限于此。
[0040]在一个实施例中，异构管芯500包括叠置在一起的多个管芯，其包括与处理器1、处理器2、无线管芯、闪存存储器、SxP( S卩，相位改变存储器)以及动态随机存取存储器(DRAM)模块叠置在一起的多个管芯。在其它实施例中，可以叠置更少或更多的管芯，以形成异构管芯500。在一个实施例中，管芯的叠置体使用穿硅过孔(TVS)、线接合、或任何其它技术彼此连通。在一个实施例中，异构管芯500可以使用针对不同电压域的不同电压电平的多个电源。在该示例中，针对DRAM示出了四个电压域。
[0041 ] 在一个实施例中，PMIC包括如参考图1、图2、图3或图4所描述的主VR。在一个实施例中，主VR生成参考字(即，第一字)。在一个实施例中，随后通过“K”因数来调整第一字，以生成多个第二字(第二字[0:N]，其中“N”是整数)。在一个实施例中，第二字中的每个字都被发送到数字延迟线203，数字延迟线203提供了相应的延迟字dw[0:N](其是VRClk的延迟形式)。在一个实施例中，PWM发生器和从VR的相关联的桥和滤波器单元位于相应的电压域附近。滤波器的电感器可以是管芯上的或者管芯外的。这种架构的一个技术优点在于模拟信号并未从主VR传输长距离，并且只有数字信号(例如，dw[0:N])从PMIC传输至目标电压域。
[0042]在该示例性实施例中，DRAM叠置体的每个存储体具有独立的电压域。该独立的电压域的一个优点在于其实现了对DRAM叠置体的功率的有效控制。例如，当活动的DRAM体可以接收操作电压时，可以减小未使用的DRAM体的电压。在一个实施例中，每个电压域都具有相关联的PWM发生器。将PWM发生器保持接近于接收器(sink)的一个技术优点减少了对功率TSV的电流密度需求。尽管参考每个管芯一个PffM发生器描述了实施例，但每个管芯还可以具有多个电压域(例如，处理器I和/或处理器2内的电压域)。在这种实施例中，多个PffM发生器位于每个电压域。
[0043]图6是根据本公开内容的一个实施例的具有用于提供多个经调节的电源的主-从架构的智能设备或计算机系统或SoC(片上系统)。要指出的是，图6的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来进行操作或运行，但不限于此。
[0044]图6示出了移动设备的实施例的框图，其中，可以使用平面接口连接器。在一个实施例中，计算设备1600代表移动计算设备，例如计算平板电脑、移动电话或智能电话、支持无线的电子阅读器、或其它无线移动设备。可以理解的是，总体上示出了某些组件，而未在计算设备1600中示出这种设备的所有组件。
[0045]在一个实施例中，计算设备1600包括第一处理器1610，第一处理器1610包括具有参考实施例所描述的用于提供多个经调节的电源的主-从架构的装置。计算设备1600的其它块也可以包括具有参考实施例所描述的用于提供多个经调节的电源的主-从架构的装置。本公开内容的各种实施例还可以包括1670内的网络接口(例如，无线接口)，从而系统的实施例可以被并入无线设备(例如，蜂窝电话或个人数字助理)中。
[0046]在一个实施例中，处理器1610(和处理器1690)可以包括一个或多个物理设备，例如:微处理器、应用处理器、微控制器、可编程逻辑器件、或其它处理模块。处理器1690可以是可选的。由处理器1610执行的处理操作包括对操作平台或操作系统的执行，在所述操作平台或操作系统上执行应用程序和/或设备功能。处理操作包括与同人类用户或其它设备的1/0(输入/输出)有关的操作、与功率管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
[0047]在一个实施例中，计算设备1600包括音频子系统1620，音频子系统1620代表与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编码解码器)组件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。用于这种功能的设备可以被集成到计算设备1600中，或被连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令来与计算设备1600交互。
[0048]显示子系统1630代表为用户提供视觉和/或触觉显示以用于与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统1630包括显示接口 1632，显示接口 1632包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口 1632包括与处理器1610分开的逻辑单元，以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
[0049]I/O控制器1640代表与同用户的交互有关的硬件设备和软件组件。I/O控制器1640能够操作用于管理硬件，所述硬件是音频子系统1620和/或显示子系统1630的部分。另外，I/O控制器1640示出了用于连接到计算设备1600的附加设备的连接点，用户可以通过该附加设备与系统交互。例如，可以附接到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或辅助键盘设备、或与诸如读卡器或其它设备等特定应用一起使用的其它I/O设备。
[0050]如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其它音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。另外，替代显示输出，或者除了显示输出之外，可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，那么显示设备也可以充当输入设备，所述输入设备可以至少部分地由I/O控制器1640来管理。在计算设备1600上还可以存在附加的按钮或开关，以提供由I/O控制器1640管理的I/O功能。
[0051 ] 在一个实施例中，I/O控制器1640管理诸如如下设备:加速度计、照相机、光传感器或其它环境传感器、或可以包括在计算设备1600中的其它硬件。输入可以是直接用户交互的部分、以及向系统提供环境输入以影响其操作(例如，对噪声的滤波、针对亮度检测来调整显示、给相机应用闪光等、或其它特征)。
[0052]在一个实施例中，计算设备1600包括功率管理1650，功率管理1650管理电池用电量、电池的充电、以及与节能操作有关的特征。存储器子系统1660包括用于在计算设备1600中存储信息的存储器设备。存储器可以包括非易失性(在中断对存储器设备的供电的情况下，状态不改变)和/或易失性(在中断对存储器设备的供电的情况下，状态不确定)存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、相片、文档、或其它数据、以及与执行计算设备1600的应用和功能有关的系统数据(无论是长期的或是暂时的)。
[0053]实施例的元件还被提供为用于存储计算机可执行指令(例如，用于实施本文中所讨论的任何其它过程的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于:闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如，B1S)被下载，可以经由通信链路(例如，调制解调器或网络连接)通过数据信号的方式将计算机程序从远程计算机(例如，服务器)传输到请求计算机(例如，客户)。
[0054]连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议堆栈)，以使计算设备1600能够与外部设备进行通信。计算设备1600可以是单独的设备，例如其它计算设备、无线接入点或基站、以及诸如耳机、打印机、或其它设备等外围设备。
[0055]连接1670可以包括多个不同类型的连接。概括地说，计算设备1600被示出为具有蜂窝式连接1672和无线连接1674。蜂窝式连接1672通常指代由无线运营商提供的蜂窝式网络连接，例如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址)或变体或衍生物、TDM(时分复用)或变体或衍生物、或其它蜂窝服务标准所提供的蜂窝式网络连接。无线连接(或无线接口)1674指代非蜂窝式无线连接，并且可以包括个域网(例如蓝牙、近场等)、局域网(例如W1-Fi)、和/或广域网(例如WiMax)、或其它无线通信。
[0056]外围连接1680包括用于进行外围连接的硬件接口和连接器、以及软件组件(例如，驱动器，协议堆栈)。可以理解的是，计算设备1600既可以是至其它计算设备的外设设备(“至” 1682)、也可以具有连接到它的外围设备(“来自” 1684)。计算设备1600通常具有用于连接到其它计算设备的“对接”连接器，以用于例如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容的目的。另外，对接连接器可以允许计算设备1600连接到允许计算设备1600控制输出到例如影音系统或其它系统的内容的特定的外围设备。
[0057]除了专用的对接连接器或其它专用的连接硬件以外，计算设备1600可以经由常见的或基于标准的连接器来进行外围连接1680。常见的类型可以包括通用串行总线(USB)连接器(其可以包括任何数量的不同硬件接口)、包括微型显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其它类型。
[0058]在说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其它实施例”的引用意指结合实施例所描述的特定特征、结构或特性包括在至少一些实施例中，而不一定包括在所有实施例中。“实施例” “一个实施例”或“一些实施例”的多处出现不一定全都指代同一实施例。如果说明书陈述“可以”、“可能”、或“能够”包括组件、特征、结构、或特性，则不需要包括特定的组件、特征、结构或特性。如果说明书或权利要求书提及“一”元件，那么这并非意指仅存在元件中的一个元件。如果说明书或权利要求书提及“附加”元件，那么这并不排除存在多于一个附加元件。
[0059]此外，特定特征、结构、功能或特性可以以任何适合的方式结合到一个或多个实施例中。例如，第一实施例可以与第二实施例在与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方进行结合。
[0060]另外，为了图示和讨论简单，并且为了不使本公开内容难以理解，可以或可以不在所呈现的图中显示与集成电路(IC)芯片和其它组件的公知的电源/接地连接。此外，为了避免使本公开内容难以理解，并且还鉴于关于这种框图布置的实施方式的细节高度依赖要实施本公开内容的平台的事实(即，这种细节应该完全在本领域技术人员的见识内)，可以用框图的形式显示布置。在阐述了具体细节(例如，电路)以便描述本公开内容的示例性实施例的情况下，对于本领域技术人员显而易见的是，可以在没有这些具体细节或在这些具体细节发生改变的情况下实践本公开内容。因此，说明书被认为是说明性的而非限制性的。[0061 ]以下示例属于进一步的实施例。示例中的细节可以在一个或多个实施例中的任何地方使用。还可以针对方法或过程来实施本文中所描述的装置中的所有可选的特征。
[0062]例如，提供了一种装置，其包括:第一桥，所述第一桥耦合到第一负载;第一脉冲宽度调制(PffM)电路，所述第一脉冲宽度调制(PffM)电路用于驱动所述第一桥;第二桥，所述第二桥耦合到第二负载；以及第二PWM电路，所述第二PffM电路用于驱动所述第二桥，其中，所述第一PWM电路由与第二数字字分隔开的第一数字字来控制，其中，所述第二PWM电路由所述第二数字字来控制，并且其中，所述第二数字字源自于所述第一数字字。
[0063]在一个实施例中，所述装置还包括:模数转换器(ADC)，所述模数转换器(ADC)耦合到所述第一桥。在一个实施例中，所述装置还包括:数字控制器，所述数字控制器生成所述第一数字字，所述数字控制器耦合到所述ADC。在一个实施例中，所述装置还包括第一数字延迟线，所述第一数字延迟线用于向所述第一 PWM电路提供第一输入，所述第一数字延迟线用于根据所述第一数字字来控制所述第一输入的传播延迟。在一个实施例中，所述装置还包括:逻辑单元，所述逻辑单元用于调整所述第一延迟字并生成所述第二延迟字。
[0064]在一个实施例中，所述装置还包括:第二延迟线，所述第二延迟线用于向所述第二PffM电路提供第二输入，所述第二延迟线用于根据所述第二数字字来控制所述第二输入的传播延迟。在一个实施例中，所述逻辑单元用于修改所述第二数字字的校准因数，所述校准因数用于补偿与所述第一桥和所述第二桥相关联的系统性偏移。在一个实施例中，所述ADC与所述第一桥和所述第二桥时间交错。在一个实施例中，所述装置还包括另一个ADC，所述另一个ADC耦合到所述第二桥，所述另一个ADC以比所述ADC的频率慢的频率进行操作。
[0065]在一个实施例中，所述装置还包括:数字延迟线，所述数字延迟线用于分别向所述第一PWM电路和所述第二PWM电路提供第一输入和第二输入，其中，所述数字延迟线用于根据所述第一数字字来控制所述第一输入的传播延迟，并且其中，所述数字延迟线用于根据所述第二数字字来控制所述第二输入的传播延迟。在一个实施例中，所述第一数字字与所述第二数字字不同。在一个实施例中，所述第一数字字与所述第二数字字相同。
[0066]在另一个示例中，提供了一种系统，所述系统包括:存储器单元；以及处理器，所述处理器耦合到所述存储器单元，所述处理器包括根据以上所讨论的装置的分布式电压调节器。在一个实施例中，所述系统还包括:无线接口，所述无线接口用于将所述处理器与另一个设备通信地耦合。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元是触摸屏。
[0067]在另一个示例中，提供了一种叠置式管芯，所述管芯包括:第一管芯，所述第一管芯包括第一处理器;第二管芯，所述第二管芯包括:第二处理器，所述第二处理器叠置在所述第一处理器上并且通过穿硅过孔(TSV)通信地耦合到所述第一处理器;第一桥;第二桥；第一脉冲宽度调制(PWM)电路，所述第一脉冲宽度调制(PWM)电路用于驱动所述第一桥；以及第二PWM电路，所述第二PffM电路用于驱动所述第二桥，其中，所述第一PffM电路由与第二数字字分隔开的第一数字字来控制，其中，所述第二PWM电路由所述第二数字字来控制，并且其中，所述第二数字字源自于所述第一数字字，以及存储器管芯，所述存储器管芯耦合到所述第二管芯，所述存储器管芯具有第一电压域和第二电压域，其中，所述第一桥用于驱动所述第一电压域的电源，并且其中，所述第二桥用于驱动所述第二电压域的第二电源。
[0068]在一个实施例中，所述叠置式管芯还包括:功率管理管芯，所述功率管理管芯耦合到所述第一管芯，所述功率管理管芯包括模数转换器(ADC)。在一个实施例中，所述功率管理管芯包括数字控制器，所述数字控制器用于生成所述第一数字字，所述数字控制器耦合到所述ADC。在一个实施例中，所述功率管理管芯还包括:第一数字延迟线，所述第一数字延迟线用于向所述第一 PWM电路提供第一输入，所述第一数字延迟线用于根据所述第一数字字来控制所述第一输入的传播延迟。在一个实施例中，所述功率管理管芯还包括:逻辑单元，所述逻辑单元用于调整所述第一延迟字并且用于生成所述第二延迟字。在一个实施例中，所述功率管理管芯还包括第二延迟线，所述第二延迟线用于向所述第二PffM电路提供第二输入，所述第二延迟线用于根据所述第二数字字来控制所述第二输入的传播延迟。
[0069]在另一个示例中，提供了一种系统，所述系统包括:存储器单元；以及处理器，所述处理器耦合到所述存储器单元，所述处理器包括根据以上所讨论的叠置式管芯的叠置式管芯。在一个实施例中，所述系统还包括:无线接口，所述无线接口用于将所述处理器与另一个设备通信地耦合。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元是触摸屏。
[0070]提供了摘要从而允许读者确定本技术公开内容的本质和要旨。在理解该摘要不用于限制权利要求的范围或含义的情况下提交了摘要。所附权利要求书由此被并入到【具体实施方式】中，其中，每个权利要求自身都作为单独的实施例。
【主权项】
1.一种装置，包括: 第一桥，所述第一桥耦合到第一负载； 第一脉冲宽度调制(PWM)电路，所述第一脉冲宽度调制(PWM)电路用于驱动所述第一桥； 第二桥，所述第二桥耦合到第二负载；以及 第二PWM电路，所述第二PWM电路用于驱动所述第二桥，其中，所述第一PWM电路由与第二数字字分隔开的第一数字字来控制，其中，第二PWM电路由所述第二数字字来控制，并且其中，所述第二数字字源自于所述第一数字字。2.根据权利要求1所述的装置，还包括:模数转换器(ADC)，所述模数转换器(ADC)耦合到所述第一桥。3.根据权利要求2所述的装置，还包括:数字控制器，所述数字控制器用于生成所述第一数字字，所述数字控制器耦合到所述ADC。4.根据权利要求3所述的装置，还包括:第一数字延迟线，所述第一数字延迟线用于向所述第一 PWM电路提供第一输入，所述第一数字延迟线用于根据所述第一数字字来控制所述第一输入的传播延迟。5.根据权利要求4所述的装置，还包括:逻辑单元，所述逻辑单元用于调整所述第一延迟字并且用于生成所述第二延迟字。6.根据权利要求5所述的装置，还包括:第二延迟线，所述第二延迟线用于向所述第二PffM电路提供第二输入，所述第二延迟线用于根据所述第二数字字来控制所述第二输入的传播延迟。7.根据权利要求4所述的装置，其中，所述逻辑单元用于修改所述第二数字字的校准因数，所述校准因数用于补偿与所述第一桥和所述第二桥相关联的系统性偏移。8.根据权利要求2所述的装置，其中，所述ADC与所述第一桥和所述第二桥时间交错。9.根据权利要求2所述的装置，还包括:另一个ADC，所述另一个ADC耦合到所述第二桥，所述另一个ADC以比所述ADC的频率慢的频率进行操作。10.根据权利要求3所述的装置，还包括:数字延迟线，所述数字延迟线用于分别向所述第一PWM电路和所述第二PWM电路提供第一输入和第二输入，其中，所述数字延迟线用于根据所述第一数字字来控制所述第一输入的传播延迟，并且其中，所述数字延迟线用于根据所述第二数字字来控制所述第二输入的传播延迟。11.根据权利要求1所述的装置，其中，所述第一数字字与所述第二数字字不同。12.根据权利要求1所述的装置，其中，所述第一数字字与所述第二数字字相同。13.—种叠置式管芯，包括: 第一管芯，所述第一管芯包括第一处理器； 第二管芯，所述第二管芯包括: 第二处理器，所述第二处理器叠置在所述第一处理器上并且通过穿硅过孔(TSV)通信地耦合到所述第一处理器； 第一桥； 第二桥； 第一脉冲宽度调制(PWM)电路，所述第一脉冲宽度调制(PWM)电路用于驱动所述第一桥；以及 第二PWM电路，所述第二PWM电路用于驱动所述第二桥，其中，所述第一PWM电路由与第二数字字分隔开的第一数字字来控制，其中，所述第二PWM电路由所述第二数字字来控制，并且其中，所述第二数字字源自于所述第一数字字；以及 存储器管芯，所述存储器管芯耦合到所述第二管芯，所述存储器管芯具有第一电压域和第二电压域，其中，所述第一桥用于驱动所述第一电压域的电源，并且其中，所述第二桥用于驱动所述第二电压域的第二电源。14.根据权利要求13所述的叠置式管芯，还包括:功率管理管芯，所述功率管理管芯耦合到所述第一管芯，所述功率管理管芯包括模数转换器(ADC)。15.根据权利要求14所述的叠置式管芯，其中，所述功率管理管芯包括数字控制器，所述数字控制器用于生成所述第一数字字，所述数字控制器耦合到所述ADC。16.根据权利要求15所述的叠置式管芯，其中，所述功率管理管芯还包括:第一数字延迟线，所述第一数字延迟线用于向所述第一 PWM电路提供第一输入，所述第一数字延迟线用于根据所述第一数字字来控制所述第一输入的传播延迟。17.根据权利要求16所述的叠置式管芯，其中，所述功率管理管芯还包括:逻辑单元，所述逻辑单元用于调整所述第一延迟字并且用于生成所述第二延迟字。18.根据权利要求17所述的叠置式管芯，其中，所述功率管理管芯还包括第二延迟线，所述第二延迟线用于向所述第二 PWM电路提供第二输入，所述第二延迟线用于根据所述第二数字字来控制所述第二输入的传播延迟。19.一种系统，包括: 存储器单元； 处理器，所述处理器耦合到所述存储器单元，所述处理器包括根据权利要求12至18中的任一项所述的叠置式管芯；以及 无线接口，所述无线接口用于将所述处理器与另一个设备通信地耦合。20.根据权利要求19所述的系统，还包括显示单元。21.—种系统，包括: 存储器单元； 处理器，所述处理器耦合到所述存储器单元，所述处理器包括根据装置权利要求1至12中的任一项所述的分布式电压调节器;以及 无线接口，所述无线接口用于将所述处理器与另一个设备通信地耦合。22.根据权利要求21所述的系统，还包括显示单元。
【文档编号】H02M1/00GK106030434SQ201580008771
【公开日】2016年10月12日
【申请日】2015年2月6日
【发明人】N·P·考利, H·K·克里希纳穆尔蒂, R·萨拉斯沃特
【申请人】英特尔公司