多电源供电选择电路的制作方法
【专利摘要】本发明公开了一种多电源供电选择电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、和第七晶体管。本发明的多电源供电选择电路在烧写电源与烧写节点通路上只设置一个晶体管即可，其可以大大地减少烧写电源与烧写节点通路上的晶体管的数量，从而大大缩减晶体管的面积，在同等导通阻抗的情况下，其可以实现4倍的面积缩减，从而减少整个电路的面积。
【专利说明】多电源供电选择电路
【技术领域】
[0001]本发明涉及可编程器件领域，特别是涉及一种片上系统向可编程器件进行烧录时需要使用的多电源供电选择电路。
【背景技术】
[0002]可编程器件一般可以进行烧录，以使可编程器件按照烧录的内容执行相应的功能。当片上系统在对可编程器件进行烧录时，需要利用选择电路，例如多电源供电选择电路、可编程逻辑编程供电电路、Flash烧写供电电路、或者OTP烧写供电电路等等，以向可编程器件弓I入高电压从而对可编程器件进行烧录。
[0003]图1为一种现有的多电源供电选择电路的电路示意图。如图1所示，多电源供电选择电路10包括PMOS晶体管MPl、PMOS晶体管MP2、PMOS晶体管MP3、NMOS晶体管MNl、NMOS晶体管丽2、电阻11、电阻12、电阻13、电阻14、负载电容15、低压差线性稳压器(LowDropout Regulator, LDO) 16、反相器17、电容18、烧写电源Vprog、电源VDD、电源选择信号Power_Selο
[0004]其中，PMOS晶体管MPl的漏极电性连接烧写电源Vprog，且烧写电源Vprog与PMOS晶体管MPl的漏极之间的节点a通过电阻11接地。PMOS晶体管MPl的源极与PMOS晶体管MP2的源极电性连接在一起，且PMOS晶体管MPl的栅极与PMOS晶体管MP2的栅极电性连接在一起，而PMOS晶体管MPl的源极与PMOS晶体管MP2的源极之间的节点b通过电阻12电性连接至PMOS晶体管MPl的栅极与PMOS晶体管MP2的栅极之间的节点C。节点c通过电阻13电性连接至NMOS晶体管MNl的漏极，NMOS晶体管MNl的源极接地，而NMOS晶体管丽I的栅极电性连接电源选择信号Power_Sel。NMOS晶体管丽2的栅极通过反相器17电性连接至电源选择信号PoWer_Sel、其源极接地，而其漏极通过电阻14电性连接至PMOS晶体管MP2的漏极。PMOS晶体管MP3的源极电性连接至PMOS晶体管MP2的漏极，其源极电性连接至低压差线性稳压器16的输出端，且其源极进一步通过电容18而接地，而其栅极电性连接至NMOS晶体管丽2的漏极。低压差线性稳压器16的输入端电性连接电源VDD。而PMOS晶体管MP2的漏极进一步作为烧写节点flash，其通过负载电容15而接地。
[0005]当烧写电源Vprop没有加载时，节点a上的电压被电阻11拉低至地电平。此时，电源选择信号Power_Sel处于低电平，因此NMOS晶体管丽I相应地处于截止状态，而由于反相器17的作用，NMOS晶体管丽2处于导通状态。由于NMOS晶体管丽I处于截止状态，而PMOS晶体管MPl和PMOS晶体管MP2的源极与栅极通过电阻12而短接，因此PMOS晶体管MPl和PMOS晶体管MP2处于截止状态。由于PMOS晶体管MPl和PMOS晶体管MP2处于截止状态，因此其切断了烧写电源Vprop到烧写节点flash之间的通路。同时，由于NMOS晶体管丽2处于导通状态，因此PMOS晶体管MP3的栅极通过导通的NMOS晶体管丽2而接地，即PMOS晶体管MP3的栅极上的电压被拉低至地电平，则PMOS晶体管MP3处于导通状态，低压差线性稳压器16所产生的电压通过导通的PMOS晶体管MP3而传输至烧写节点flash。
[0006]当烧写电源Vprop被加载时，通常烧写电源Vprop的电压比电源VDD的电压要高，因此在设计时需要特别避免从烧写电源Vprop至电源VDD和低压差线性稳压器16之间的馈通。此时，电源选择信号Power_Sel处于高电平，则NMOS晶体管丽I处于导通状态，而由于反相器17的作用，NMOS晶体管MN2处于截止状态。由于NMOS晶体管MNl处于导通状态，而PMOS晶体管MPl和PMOS晶体管MP2由于电阻12和电阻13所组成的分压电路的作用而处于导通状态，因此烧写电源Vprop加载的电压通过导通的PMOS晶体管MPl和PMOS晶体管MP2而传输至烧写节点flash。此外，由于，由于NMOS晶体管丽2处于截止状态，且PMOS晶体管MP3的栅极和源极通过电阻14而短接在一起，因此PMOS晶体管MP3处于截止状态，因此低压差线性稳压器16的输出电压并不会传输至烧写节点flash。烧写节点flash上的电压为烧写电源Vprop加载的电压，而由于烧写电源Vprop加载的电压比电源VDD的电压要高，即烧写电源Vprop加载的电压等于烧写节点flash上的电压，且其大于电源VDD的电压，而电源VDD的电压肯定大于低压差线性稳压器16的输出电压，因此PMOS晶体管MP3是处于完全的截止状态，则烧写电源Vprop至低压差线性稳定器16之间没有馈通，且烧写电源Vprop至电源VDD之间也没有馈通。
[0007]但是，当片上系统处于编程/烧写状态时，即对可编程器件进行编程/烧写时，需要提供比较大的电流，因此在多电源供电选择电路上会有最大通路电阻的限制，即限制烧写电源Vprop至烧写节点flash之间的通路在导通时的电阻，在此，主要是背靠背的PMOS晶体管MPl和PMOS晶体管MP2导通时的电阻。由于电流在通过背靠背的PMOS晶体管MPl和PMOS晶体管MP2时会产生电压降，其会影响烧写节点flash的有效电压，从而影响编程/烧写的效果。假设多电源供电选择电路允许的最大通路电阻为R0，而对应最大通路电阻RO的一个PMOS晶体管的面积为a，则由于PMOS晶体管MPl和PMOS晶体管MP2是串联在一起，因此PMOS晶体管MPl和PMOS晶体管MP2中的每一个晶体管的面积必须大于等于2a，PMOS晶体管MPl和PMOS晶体管MP2两个晶体管的总面积则大于等于4a，才能保证串联的PMOS晶体管MPl和PMOS晶体管MP2在导通状态下的电阻之和小于等于R0。也就是说，在此需要用4倍面积的PMOS晶体管MPl和PMOS晶体管MP2两个晶体管，才能获得符合要求的导通电阻，其无疑会增大整个电路的面积，且额外增加了成本。
【发明内容】
[0008]本发明主要解决的技术问题是提供一种多电源供电选择电路，其能够减少烧写电源与烧写节点通路上的晶体管的数量，从而可以大大缩减晶体管的面积。
[0009]为解决上述技术问题，本发明采用的一个技术方案是:提供一种多电源供电选择电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、和第七晶体管。所述第一晶体管的漏极电性连接至烧写电源，其中，所述第一晶体管的漏极与所述烧写电源之间的节点定义为第一节点。所述第二晶体管的漏极电性连接至内部电源，其栅极与源极电性连接在一起，且进一步电性连接至所述第一晶体管的源极，其中，所述第二晶体管的栅极和源极以及所述第一晶体管的源极之间的节点定义为第二节点。所述第三晶体管的源极电性连接至所述第一节点，其背栅极电性连接至所述第二节点，且其栅极通过第一电阻电性连接至所述第二节点，而其漏极作为烧写节点。所述第四晶体管的源极电性连接至所述烧写节点，其栅极通过第二电阻电性连接至其源极，而其漏极通过低压差线性稳压器而电性连接至所述内部电源。所述第五晶体管的栅极接收电源选择信号，其源极接地，而其漏极通过分压电路电性连接至所述第一晶体管的源极，其中，所述第一晶体管的栅极电性连接在所述分压电路中的分压节点。所述第六晶体管的栅极接收所述电源选择信号，其源极接地，而其漏极电性连接第三晶体管的栅极。所述第七晶体管的栅极通过反相器而电性连接所述电源选择信号，其源极接地，而其漏极电性连接所述第四晶体管的栅极。其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、和所述第四晶体管分别为第一类型晶体管，而所述第五晶体管、所述第六晶体管、和所述第七晶体管分别为与所述第一类型晶体管相反的第二类型晶体管。
[0010]其中，所述第一类型晶体管为PMOS晶体管，而所述第二类型晶体管为NMOS晶体管。
[0011]其中，所述分压电路包括第三电阻和第四电阻。其中，所述第三电阻和所述第四电阻串联在一起，且所述第三电阻与第四电阻之间的节点作为所述分压节点。
[0012]其中，所述第一晶体管的栅极通过所述第三电阻而电性连接所述第一晶体管的源极。
[0013]其中，所述多电源供电选择电路进一步包括第六电阻，其电性连接在所述第一节点与地之间。
[0014]其中，所述多电源供电选择电路进一步包括负载电容，其电性连接在所述烧写节点与地之间。
[0015]其中，所述多电源供电选择电路进一步包括电容，其电性连接在所述第四晶体管的漏极与地之间。
[0016]本发明的有益效果是:区别于现有技术的情况，本发明的多电源供电选择电路可以减少烧写电源VpiOp与烧写节点Flash通路上的晶体管的数量，从而可以大大缩减晶体管的面积，在同等导通阻抗的情况下，可以实现4倍的面积缩减，从而减少整个电路的面积。
【专利附图】
【附图说明】
[0017]图1是一种现有的多电源供电选择电路的电路示意图；以及
[0018]图2是本发明实施例的多电源供电选择电路的电路示意图。
【具体实施方式】
[0019]图2为本发明实施例的多电源供电选择电路的电路示意图。如图2所示，本发明实施例的多电源供电选择电路200包括晶体管210、晶体管220、晶体管230、晶体管240、晶体管250、晶体管260、和晶体管270。其中，晶体管210、晶体管220、晶体管230、和晶体管240分别为第一类型晶体管，在本实施例中，其可分别为PMOS晶体管；而晶体管250、晶体管260、和晶体管270分别为与第一类型晶体管相反的第二类型晶体管，在本实施例中，其可分别为NMOS晶体管。
[0020]具体地，晶体管210的漏极电性连接至烧写电源Vprop，而晶体管210的漏极与烧写电源Vprop之间的节点A可以进一步通过电阻211而接地。而晶体管210的源极可以通过分压电路280而电性连接至晶体管250的漏极，且晶体管210的栅极电性连接在分压电路280中的分压节点B。[0021]其中，分压电路280可以由电阻281和电阻282所组成，电阻281和电阻282串联在一起，且电阻281和电阻282之间的节点B作为分压电路280中的分压节点。也就是说，晶体管210的栅极通过电阻281而电性连接其源极。
[0022]晶体管220的漏极电性连接至内部电源VDD，其栅极与源极电性连接在一起，且进一步电性连接至晶体管210的源极，在此，可以定义晶体管220的栅极和源极以及晶体管210的源极之间的连接点为节点C。
[0023]晶体管230的源极电性连接至节点A，其背栅极电性连接至节点C，而其栅极通过电阻231而电性连接至节点C，而其漏极是作为烧写节点Flash。优选地，烧写节点Flash可以进一步通过负载电容235而接地。
[0024]晶体管240的源极电性连接至烧写节点Flash，其栅极通过电阻241而电性连接至其源极，其漏极通过低压差线性稳压器290而电性连接至内部电源VDD。换句话说，低压差线性稳压器290的输入端电性连接内部电源VDD，而低压差线性稳压器290的输出端电性连接晶体管240的漏极，以使晶体管240的漏极可以接收低压差线性稳压器290的输出电压VLDO0其中，抵压差线性稳压器290的输出电压VLDO小于内部电源VDD的电压值。此外，晶体管240的漏极可以进一步通过电容245而接地。
[0025]晶体管250的栅极电性连接电源选择信号Power_Sel，其源极接地，而其漏极是通过分压电路280而电性连接晶体管210的源极。
[0026]晶体管260的栅极电性连接电源选择信号Power_Sel，其源极接地，而其漏极电性连接至晶体管230的栅极。
[0027]晶体管270的栅极通过反相器271而电性连接电源选择信号PoWer_Sel，其源极接地，而其漏极电性连接晶体管240的栅极。
[0028]以下将具体地介绍本发明实施例的多电源供电选择电路的工作原理。
[0029]当烧写电源Vprop没有加载时，则节点A上的电压会被电阻211拉低至地电平。此时，电源选择信号PoWer_Sel处于低电平，由于晶体管250、晶体管260和晶体管270为NMOS晶体管，则晶体管250和晶体管260处于完全截止状态；同时，由于反相器271的作用，则晶体管270处于完全导通状态。
[0030]由于晶体管250处于完全截止状态，且由于晶体管210的栅极和源极被电阻281所短接且晶体管210为PMOS晶体管，因此晶体管210处于截止状态。由于节点C的电压(即晶体管230的背栅极上的电压)完全取决于节点A(即烧写电源Vprop加载处)和内部电源VDD中相对比较高的电压，而在此时，由于烧写电源Vprop并没有加载，则内部电源VDD高于节点A上的电压，而晶体管220的栅极与源极电性连接在一起，因此节点C的电压大约等于内部电源VDD减去晶体管220的体二极管的电压降，即节点C的电压大约等于内部电源VDD。
[0031]由于晶体管260处于完全截止状态，而晶体管230的栅极通过电阻231电性连接至节点C，因此晶体管230的栅极上的电压等于节点C的电压。由于晶体管270处于完全导通状态，而晶体管240的栅极通过导通的晶体管270而接地，且晶体管240为PMOS晶体管，因此晶体管240处于导通状态。此时，晶体管230的源极接地，而其漏极通过导通的晶体管240而连接低压差线性稳压器290的输出端，因此晶体管230的漏极上的电压等于低压差线性稳压器290的输出电压VLD0。由于低压差线性稳压器290的输出电压VLDO —般会比内部电源VDD的电压值小IV以上，因此晶体管230的漏极上的电压低于节点C上的电压和晶体管230的栅极上的电压，且晶体管230为PMOS晶体管，则其可以保证晶体管230处于截止状态。
[0032]而当烧写电源Vprop加载时，则节点A上的电压高于内部电源VDD的电压，因此当电源选择信号PoWer_Sel变成高电平时，由于晶体管250、晶体管260和晶体管270为NMOS晶体管，则晶体管250和晶体管260处于完全导通状态；同时，由于反相器271的作用，则晶体管270处于完全截止状态。
[0033]由于晶体管250处于完全导通状态,而晶体管210由于分压电路280的作用，因此其处于导通状态。
[0034]此时，节点C由于晶体管210的导通而 等于节点A所加载的烧写电源Vprop的电压。晶体管230的源极电性连接节点Α，因此其上的电压也等于节点A所加载的烧写电源Vprop的电压；而晶体管230的栅极通过完全导通的晶体管260而接地，且晶体管230为PMOS晶体管，因此晶体管230处于完全导通状态。烧写节点Flash上的电压等于节点A所加载烧写电源Vprop的电压。
[0035]此时，晶体管220的源极上的电压由于晶体管210导通而等于节点A所加载的烧写电源Vprop的电压，而其漏极上的电压等于内部电源VDD所提供的电压，而由于加载的烧写电源Vprop的电压一般都会大于内部电源VDD所提供的电压，因此晶体管220的体二极管是处于反向偏置状态，因此，在烧写电源Vprop加载时，烧写电源Vprop与内部电源VDD之间并不存在任何的通路。
[0036]且，由于烧写节点Flash上的电压由于完全导通的晶体管230而等于节点A所加载的烧写电源Vprop的电压，晶体管240的源极电性连接烧写节点Flash，其栅极由于晶体管270处于完全截止状态而通过电阻241短接源极，其漏极接收低压差线性稳压器290的输出电压VLD0，其小于烧写电源Vprop的电压，因此晶体管240的体二极管也处于反向偏置状态，因此，在烧写电源Vprop加载时,烧写电源Vprop与低压差线性稳压器290的输出电压VLDO之间也不存在任何的通路。
[0037]在加载烧写电源Vprop时,烧写电源Vprop至烧写节点Flash之间的大电流通路中只存在一个PMOS晶体管，即导通的晶体管230，而并非如现有技术一样存在两个PMOS晶体管，因此在本发明中，可以减少烧写电源Vprop与烧写节点Flash通路上的晶体管的数量，从而可以大大缩减晶体管的面积，在同等导通阻抗的情况下，可以实现4倍的面积缩减，从而减少整个电路的面积。
[0038]虽然，在本发明实施例中，各个第一类型晶体管的开关驱动方式是用电阻分压的方式而实现，但是，本领域技术人员可以理解的是，各个第一类型晶体管的开关驱动方式也可以采用其他的开关驱动电路来代替，例如逻辑门、推挽输出级等等方式。此外，本领域技术人员可以的是，在烧写电源Vprop至内部电源VDD的通路上，晶体管220也可以工作在开关状态，只是加多一路开关控制电路以控制晶体管220的开关。
[0039]以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的【技术领域】，均同理包括在本发明的专利保护范围内。
【权利要求】
1.一种多电源供电选择电路，其特征在于，包括: 第一晶体管，其漏极电性连接至烧写电源，其中，所述第一晶体管的漏极与所述烧写电源之间的节点定义为第一节点； 第二晶体管，其漏极电性连接至内部电源，其栅极与源极电性连接在一起，且进一步电性连接至所述第一晶体管的源极，其中，所述第二晶体管的栅极和源极以及所述第一晶体管的源极之间的节点定义为第二节点； 第三晶体管，其源极电性连接至所述第一节点，其背栅极电性连接至所述第二节点，且其栅极通过第一电阻电性连接至所述第二节点，而其漏极作为烧写节点； 第四晶体管，其源极电性连接至所述烧写节点，其栅极通过第二电阻电性连接至其源极，而其漏极通过低压差线性稳压器而电性连接至所述内部电源； 第五晶体管，其栅极接收电源选择信号，其源极接地，而其漏极通过分压电路电性连接至所述第一晶体管的源极，其中，所述第一晶体管的栅极电性连接在所述分压电路中的分压节点； 第六晶体管，其栅极接收所述电源选择信号，其源极接地，而其漏极电性连接第三晶体管的栅极； 第七晶体管，其栅极通过反相器而电性连接所述电源选择信号，其源极接地，而其漏极电性连接所述第四晶体管的栅极； 其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、和所述第四晶体管分别为第一类型晶体管，而所述第五晶体管、所述第六晶体管、和所述第七晶体管分别为与所述第一类型晶体管相反的第二类型晶体管。
2.根据权利要求1所述的多电源供电选择电路，其特征在于，所述第一类型晶体管为PMOS晶体管,而所述第二类型晶体管为NMOS晶体管。
3.根据权利要求2所述的多电源供电选择电路，其特征在于，所述分压电路包括: 第二电阻， 第四电阻，其中，所述第三电阻和所述第四电阻串联在一起，且所述第三电阻与第四电阻之间的节点作为所述分压节点。
4.根据权利要求3所述的多电源供电选择电路，其特征在于，所述第一晶体管的栅极通过所述第三电阻而电性连接所述第一晶体管的源极。
5.根据权利要求2所述的多电源供电选择电路，其特征在于，进一步包括: 第六电阻，其电性连接在所述第一节点与地之间。
6.根据权利要求2所述的多电源供电选择电路，其特征在于，进一步包括: 负载电容，其电性连接在所述烧写节点与地之间。
7.根据权利要求2所述的多电源供电选择电路，其特征在于，进一步包括: 电容，其电性连接在所述第四晶体管的漏极与地之间。
【文档编号】G05F1/56GK104020809SQ201310594751
【公开日】2014年9月3日 申请日期:2013年11月21日 优先权日:2013年2月28日
【发明者】朱炜礼 申请人:东莞赛微微电子有限公司