1.一种基于FPGA的千兆TTE端系统控制器，包含主处理器、FPGA电路、和千兆PHY电路，其特征在于所述FPGA电路包含TT帧调度信息缓冲区、RC帧调度信息缓冲区、BE帧调度信息缓冲区、MAC层调度TT帧缓冲区、MAC层调度RC帧缓冲区、MAC层调度BE帧缓冲区、协议处理软件和通信调度软件；
所述主处理器将TT消息输入到TT帧调度信息缓冲区，将RC消息输入到RC帧调度信息缓冲区，将BE消息输入到BE帧调度信息缓冲区；
所述协议栈软件在进入发送调度进程时，优先查询TT帧调度信息缓冲区，根据调度信息缓冲区获取的VLID参数信息索引到对应的TT帧虚拟链路缓冲区，读取该TT消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度TT帧缓冲区；如果TT帧调度信息缓冲区为空，则查询RC帧调度信息缓冲区，如果非空则根据RC帧调度信息缓冲区获取的VLID参数信息索引到对应的RC帧虚拟链路缓冲区，读取该RC消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度RC帧缓冲区；如果TT帧调度信息缓冲区和RC帧调度信息缓冲区均为空，则查询BE帧调度信息缓冲区，如果BE帧调度信息缓冲区非空，则对BE消息进行UDP和IP协议栈处理后拷贝传送到MAC层调度BE帧缓冲区；
所述通信调度软件用于在同步时钟计时到TT时间片的起始时刻点时从MAC层调度TT帧缓冲区读取TT帧调度发送；在同步时钟计时到RT时间片时从MAC层调度RC帧缓冲区读取RC帧、从MAC层调度BE帧缓冲区读取BE帧调度发送；
所述千兆PHY电路用于实现物理层功能。
2.根据权利要求1所述的一种基于FPGA的千兆TTE端系统控制器，其特征在于所述FPGA电路还包含TT帧接收信息缓冲区、RC帧接收信息缓冲区、BE帧接收信息缓冲区、TT帧UDP端口缓冲区、RC帧UDP端口缓冲区、BE帧UDP端口缓冲区；
千兆PHY电路将接收到的TT帧输入TT帧接收信息缓冲区，将接收到的RC帧输入RC帧接收信息缓冲区，将接收到的BE帧输入BE帧接收信息缓冲区；
所述协议栈软件在进入接收进程时，优先查询TT帧接收信息缓冲区，根据TT帧的VLID参数信息索引到对应UDP端口缓冲区，读取该TT帧进行UDP和IP协议解包处理后拷贝传送到TT帧UDP端口缓冲区；如果TT接收缓冲区为空，则查询RC接收信息缓冲区，如果非空则根据RC帧的VLID参数信息索引到对应udp端口缓冲区，读取该RC帧进行UDP和IP协议解包处理后拷贝传送到RC帧UDP端口缓冲区；如果TT和RC缓冲区均为空，则查询BE帧接收信息缓冲区，如果BE帧接收信息缓冲区非空，则提取BE帧进行UDP和IP协议解包处理后，拷贝传送到BE帧UDP端口缓冲区。
3.根据权利要求1所述的一种基于FPGA的千兆TTE端系统控制器，其特征在于所述通信调度软件采用偏移式调度机制解决同步零时刻点触发的IN帧和RT消息的调度冲突，采用阻塞式调度机制解决TT消息和RT消息在RT时间片切换到TT时间片临界域的调度冲突；
所述阻塞式调度机制是在TT时间片的起始时刻点前预留时间片，该预留时间片禁止RC数据的定时器计时；
所述偏移式调度方式是在TT时间片的起始时刻点发现有同步协议帧发送，优先调度该同步协议帧发送，TT帧的调度时刻点偏移到同步协议帧发送完毕的空闲时刻点，从该时刻点开始使能发送功能；RC帧根据按照固定的周期定时发送，当定时器计时满则调度发送，发送成功则清除计时器，重新计时。
4.根据权利要求1所述的一种基于FPGA的千兆TTE端系统控制器，其特征在于所述FPGA电路还包含时钟同步模块，所述时钟同步模块以MAC层调度周期为通信主时间窗进行时间片划分，将时间片信息映射为以同步时钟零时刻点基准的时间片的起始时刻点和结束时刻点。
5.根据权利要求1所述的一种基于FPGA的千兆TTE端系统控制器，其特征在于所述FPGA电路还包含时钟同步模块，所述时钟同步模块采用自适应的浮动时间窗机制和漏斗机制设计实现接收帧的管理和校验，所述浮动时间窗机制为在接收时间窗口的起始时刻点为中心开辟一个浮动窗口，该浮动窗口大小为2倍网络同步精度，若TT帧的接收时刻点落在浮动窗口内则正确接收，落在时间窗口之外的TT帧将被丢弃，达到一种基于基于时间窗口防火墙的功能；所述漏斗机制为RC帧接收首先查看漏斗容量，当前漏斗容量能够容纳该RC帧则接收，否则就丢弃；无论是TT帧还是RC帧经过MAC层接收检测后将存放到各自对应的协议栈接收端的缓冲区中。