一种基于时间数字转换的低压差稳压电路的制作方法

本发明涉及一种基于时间数字转换的低压差稳压电路，属于直流稳压电源技术领域。

背景技术：

随着电子系统集成度的增加，电源管理的重要性日益提升，如何获得准确且恒定的电压正逐渐成为电路设计者最关心的问题之一。低压差稳压器作为一种常用的电源管理模块，能够有效降低电压的波动，在输入电压或负载发生变化时，确保输出电压维持在恒定水平。与传统线性稳压器相比，低压差稳压器可以获得与输入电压相近的输出电压，且自身功耗较低，有利于提高电源效率。同时，低压差稳压器在噪声和电路复杂性方面均具有优势，因而取得了广泛应用。

传统低压差稳压器多利用模拟电路实现，即模拟低压差稳压器。它具有效率高、电源抑制比高、电压纹波小和响应速度快等诸多优势。然而，在低电压环境工作时，模拟低压差稳压器会出现带宽和增益降低的现象。随着集成电路技术的发展，电源电压持续减小，模拟低压差稳压器的性能将不断减弱。另一方面，将模拟电路集成在数字单元中具有一定难度，这限制了模拟低压差稳压器在数字负载中的应用。基于上述原因，数字低压差稳压器应运而生。作为一种新的稳压器解决方案，数字低压差稳压器的控制部分由数字电路来实现，便于集成在数字单元中。

目前数字低压差稳压器工作的基本原理是：输入一个参考电压vref作为稳压器调节的目标电压，令其与稳压器的输出电压vout做差后得到误差电压，使用一模数转换器对其进行采样，获得误差电压的数字量。将该数字误差作为输入与数字低压差稳压器的控制部分相连。控制部分的主要结构为一桶形移位寄存器，可通过输入信号的不同来改变移位的方向与位数。控制部分并行输出多位信号，每一位信号均与一个pmos晶体管的栅极相连，可通过改变输出“0”、“1”的位数来控制开启的晶体管数量，进而控制输出电流和输出电压。当输出电压大于参考电压时，误差电压小于0，模数转换器采样后控制移位寄存器进行移位以减少输出“0”的位数，处于开启状态的晶体管数量随之减小，进而输出电流和输出电压降低，输出电压重新回到正常水平；当输出电压小于参考电压时，误差电压大于0，模数转换器采样后控制移位寄存器向另一方向进行移位以增加输出“0”的位数，处于开启状态的晶体管数量随之增大，进而输出电流和输出电压升高，输出电压重新回到正常水平。

尽管数字低压差稳压器的控制部分采用数字形式，但减法器和模数转换器仍需要使用模拟电路来实现，这意味着整个电路中的模拟部分依然占有很大比重，难以有效减小电路尺寸。而移位寄存器的使用限制了电路的速度，使得系统对环境突变难以做出迅速响应。本发明在对信号的处理中引入时间维度，通过时间数字转换实现信号的采样与处理，能够显著减小电路中的模拟部分所占比例，同时避免了移位寄存器的使用。本发明能够克服现有技术的不足，进一步改善低压差稳压器的性能。

技术实现要素：

本发明对模拟电压的采样原理进行改进，使用时间数字转换单元代替传统数字低压差稳压器的减法器与模数转换器部分，最大程度上避免了模拟电路对系统性能产生的影响。同时加入pid调节单元，有利于提高响应速度。

上述的目的通过以下的技术方案实现：

一种基于时间数字转换的低压差稳压电路，该电路包括：时间数字转换单元、控制单元、晶体管阵列和负载；

所述的时间数字转换单元包含电容c，所述的电容c一端与单刀双掷开关s2的不动端相连，另一端与单刀双掷开关s1的不动端相连；所述的单刀双掷开关s2的两个动端分别与输出电压vout和电源地gnd相连，所述的单刀双掷开关s1的一个动端接入电压vil，另一个动端与直流电流源i相连，所述的直流电流源i另一端与电源vdd相连；所述的单刀双掷开关s1的不动端与单刀双掷开关s3的一个动端相连，所述的单刀双掷开关s3的另外一个动端与电源地gnd相连，所述的单刀双掷开关s3的不动端与d触发器ff1的时钟端相连，所述的d触发器ff1的输入端与缓冲器b1的输出端相连，所述的缓冲器b1的输入端与开关s4相连，所述的开关s4另一端与电源vdd相连；所述的缓冲器b1的输出端与缓冲器b2相连，所述的缓冲器b2的输出端与缓冲器b3的输入端相连，将n个缓冲器以此方式进行级联，所述的缓冲器d1、d2、d3及dn的输出端分别与d触发器ff1、ff2、ff3及ffn的输入端相连，所述的n个d触发器的时钟端均与单刀双掷开关s3的不动端相连，所述的n个d触发器的输出端并行接入控制单元。

所述的控制单元包括数字减法器u1和数字pid控制单元u2，所述的数字减法器u1的减数输入端与d触发器ff1、ff2及ffn的输出端相连，被减数输入端接入数字参考电压vref，输出端与pid控制单元u2的输入端相连，所述的pid控制单元u2以并行的方式与晶体管阵列相连；所述的晶体管阵列由n个pmos晶体管组成，每一个晶体管的栅极分别与pid控制单元u2输出端的不同位相连，所述的n个晶体管的源极与输入电压vin相连，漏极与输出电压vout以及负载相连。

整个电路通过改变晶体管阵列中处于开启状态的晶体管数量来改变输出电流，进而对输出电压进行调节。即当负载或输入电压等外部条件发生变化时，输出电压偏离参考电压，pid控制单元根据二者之间的差异控制来开启的晶体管数量，以便在新的条件下，输出电压能重新达到稳定状态，维持原有水平不变。本发明可通过设置pid控制单元的参数，实现对调节速度的控制。

本发明采用时间数字转换单元和pid控制单元代替传统数字低压差稳压器的模数转换器和桶形移位寄存器，能够有效减少系统中模拟电路所占比例，缩小电路所占面积，加快系统响应速度，提升稳压器性能。

附图说明

图1是本发明的电路结构框图。

图2是本发明的电路原理结构图。

具体实施方式

以下结合附图1、2对本发明进行详细说明。

一种基于时间数字转换的低压差稳压电路，所述的开关s4、单刀双掷开关s1、单刀双掷开关s2、单刀双掷开关s3的相位之间应保持一定关联，在第一相，所述的单刀双掷开关s1的动端与电压vil相连，所述的单刀双掷开关s2的动端与输出电压vout相连，所述的单刀双掷开关s3与电源地gnd相连，所述的开关s4处于断开状态；在第二相，所述的单刀双掷开关s1的动端与直流电流源i相连，所述的单刀双掷开关s2的动端与电源地gnd相连，所述的单刀双掷开关s3与单刀双掷开关s1的不动端相连，所述的开关s4处于闭合状态，电路工作时应以某一频率fs在这两种状态之间不断切换。所述的直流电流源i的电流方向应从电源vdd流向电源s1的动端，所述的电容c应为非极性电容，其电容值应与直流电流源i的电流满足一定关系，确保直流电流源i为电容c充电的时间维持在合理水平，综合功耗方面的考量，取c在200ff至2pf之间，i在10ua至100ua之间。所述的电压vil为被d触发器ff1的时钟端识别为高电平的最低电压。

所述的n个d触发器ff1、ff2及ffn完全相同，在时钟上升沿触发，所述的n个缓冲器b1、b2及bn完全相同，其数量与d触发器数量一致，具体根据对调节精度的不同要求进行设置。

所述的数字减法器u1采用数字电路实现，其输入与输出均为n位数字量，能够实现对输出电压vout误差的计算，所述的pid控制器u2为数字pid控制器，根据输入的数字误差量对系统进行调节，通过设置不同的参数能够控制调节速度，参数p取1，参数d取0，参数i在频率fs的0.1至1倍之间。所述的pid控制单元u2并行输出n位数字量，每一位输出分别与一个晶体管的栅极相连，所述的n个晶体管m1、m2、…、mn完全相同，为p型mos晶体管，当所述晶体管的栅极输入高电平时，处于关断状态，漏电流为0，当所述晶体管的栅极输出低电平时，处于开启状态，漏电流为id。每个晶体管开启时的漏电流id可根据负载大小和输出电压vout进行确定。

本发明的基本工作原理是：当开关s1、s2、s3、s4处于第1相时，电容c在电压vil和输出电压vout的共同作用下进行充电，电容c上的电压为vil与vout的差，即vil-vout；当开关s1、s2、s3、s4切换至第2相的瞬间，电容c下极板与电源地相连，上极板电压为vil-vout，电流源i开始为电容c充电，同时缓冲器b1的输入端与电源vdd相连，高电平信号开始在缓冲器阵列中进行传递；当电容c的上极板电压被充电至vil后，第2相结束，d触发器的时钟端出现上升沿，此时高电平在缓冲器阵列中传递了一定距离，与之对应的d触发器输出高电平，而vdd产生的高电平信号尚未到达其余缓冲器，与这一部分缓冲器对应的d触发器输出低电平。当输出电压vout高于vref时，电容c被充电至vil所需时间增加，第2相延后结束，vdd产生的高电平信号传输距离延长，输出高电平的d触发器数量增加，减法器u1输出为负，在pid控制单元的作用下处于开启状态的pmos数量减少，输出电流减小，输出电压vout减小；当输出电压vout低于vref时，电容c被充电至vil所需时间减少，第2相提前结束，vdd产生的高电平信号传输距离缩短，输出高电平的d触发器数量减少，减法器u1输出为正，在pid控制单元的作用下处于开启状态的pmos数量增加，输出电流增加，输出电压vout增大，最终实现稳压的目的。

当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。