一种适用于以太网传输的速率控制装置的制作方法

本发明属于通信技术领域，具体涉及一种适用于以太网传输的速率控制装置。

背景技术：

通讯设备由于系统复杂、专业性强、集成度高、价格高，使用训练容易造成新设备的损坏，而基于软件和以太网传输的模拟训练设备因模拟效果好、价格便宜、研制技术难度低，被广泛应用。以太网具有应用广泛、通信速率高、资源共享能力强、开放性好等优点，被广泛应用于专网通信、模拟训练、教学演示等低成本专用通信场所。以太网传输采用ip包形式，速率相对固定、传输突发性强，对准确模拟各种通讯接口数据效率带来了较大影响。目前基于以太网传输的通讯设备模拟训练系统均采用软件计算、软件延时的方案实现，但基于软件延时的以太网传输速率模拟存在以下问题：一是受软件定时系统影响，其计算精度低，数据传输速率与通讯设备数据速率差别大，模拟仿真效果差；二是软件计算受系统其它任务影响大，软件系统繁忙时，延时误差增大；三是共用数据发送通道，受数据发送排队影响，准确度低；四是无法实现多路不同类型接口并行模拟。

技术实现要素：

本发明的目的是：提供一种适用于以太网传输的速率控制装置，同时实现多种接口类型/数量的速率控制，实现与被模拟设备接口数据速率完全一致，避免数据发送/接收共用通道造成速率准确度低的问题。

本发明的技术方案是：一种适用于以太网传输的速率控制装置，它包括中央控制单元、速率控制单元、sdram存储单元、以太网接口单元、键盘输入单元、时钟单元、电源单元；

所述中央控制单元接收所述键盘输入单元用户输入的接口类型、接口速率后，计算生成速率控制表发送给所述速率控制单元，实现接口速率控制；控制所述速率控制单元并与所述以太网接口单元的配合下实现不同接口类型和速率的模拟；所述速率控制单元根据速率控制表计算生成发送/接收数据时钟频率，并控制发送/接收数据时隙，从而实现数据以太网传输的速率控制；

所述速率控制单元包括：用于适配所述中央控制单元cpu总线接口时序的cpu接口模块，用于实现各种接口速率控制的控制模块，用于实现与所述以太网接口单元适配的以太网接口模块，用于适配外部所述sdram存储单元接口时序的sdram接口模块，用于提高时钟频率的时钟倍频电路；

所述控制模块包括：用于缓存速率控制字的速率控制字表模块，用于计算发送和接收速率时钟的时钟计算模块，用于分解时钟频率的时钟分频模块，用于生成发送和接收数据时钟的时钟生成模块，用于读取所述sdram存储单元中发送数据的发送数据读取模块，用于防止突发性数据拥堵、缓冲发送数据的发送缓冲模块，用于控制发送数据速率的发送控制模块，用于控制接收数据速率的接收控制模块，用于防止所述sdram存储单元因操作数据量大而导致接收数据丢失的接收缓冲模块，用于将接收到的数据写入所述sdram存储单元的接收数据写入模块；

所述sdram存储单元用于缓存各种接口的输入数据，防止各接口出现突发性大数据而无法及时发送导致掉包；

当所述sdram存储单元有需要发送的数据时，所述发送数据读取模块便将需要发送的数据搬入所述发送缓冲模块中；所述中央控制单元根据用户输入的接口类型和速率计算生成速率控制表，通过所述速率控制单元中的所述cpu接口模块将速率控制表传送给所述速率控制单元中的所述控制模块；控制模块中的所述速率控制字表根据外部输入信息实时更新或缓存速率控制表；所述速率控制模块中的所述时钟计算模块获取所述速率控制字表模块的信息后，根据主频时钟计算出相位累加值，然后将相位累加值带入直接数字式频率合成器中，通过直接数字式频率合成器生成发送数据所需的高倍时钟；所述时钟计算模块输出的高倍时钟通过所述时钟分频模块后，分频为占空比50％、频率与发送数据频率一致的数据时钟；所述时钟分频模块送出的时钟通过时钟生成模块后，产生高电平为一个主频宽度、频率与发送数据频率一致数据发送时钟；所述发送控制模块在所述时钟生成模块送出的发送时钟、线路允许发送使能的控制下输出所述发送缓冲模块中的数据；

所述以太网接口单元用于完成以太网载波监听、冲突检测、编码转换功能的以太网控制器，用于完成信号传输、阻抗匹配、电压隔离功能的以太网变压器；

所述键盘输入单元用于完成用户对接口类型输入、接口速率的输入，输入接口类型包括异步串口、同步数字口、群路a口、2me1口，输入的速率包括0.3kbps、0.6kbps、1.2kbps、2.4kbps、4.8kbps、7.2kbps、9.6kbps、14.4kbps、16kbps、19.2kbps、32kbps、38.4kbps、57.6kbps、64kbps、115.2kbps、128kbps、230.4kbps、256kbps、512kbps、1024kbps、2048kbps；

所述时钟单元用于提供装置工作时钟，时钟频率为22.1184mhz、32.768mhz和50mhz三种；

所述电源电路用于实现将外部输入电源转换为装置内各集成电路所需电压。

本发明深度融合cpu软件与硬件fpga计算技术，实现了各个接口相互独立、互不干扰、速率控制，使速率精度不受软件定时系统和软件任务影响，误差控制在一个高倍的系统主时钟，与被模拟设备数据速率完全一致，避免了数据发送/接收共用通道而造成的速率准确度低问题，具有速率控制精确度高、技术自主可控、可移植性强、不受国外禁运、模拟仿真效果好、经济效益高等特点。

附图说明

图1为本发明组成原理框图；

图2为速率控制单元组成原理框图。

具体实施方式

实施例1：参见图1至图2，一种适用于以太网传输的速率控制装置，它包括中央控制单元1、速率控制单元2、sdram存储单元3、以太网接口单元4、键盘输入单元5、时钟单元6、电源单元7；

所述中央控制单元1接收所述键盘输入单元5用户输入的接口类型、接口速率后，计算生成速率控制表发送给所述速率控制单元2，实现接口速率控制；控制所述速率控制单元2并与所述以太网接口单元4的配合下实现不同接口类型和速率的模拟；所述速率控制单元2根据速率控制表计算生成发送/接收数据时钟频率，并控制发送/接收数据时隙，从而实现数据以太网传输的速率控制；

所述速率控制单元2包括：用于适配所述中央控制单元1cpu总线接口时序的cpu接口模块21，用于实现各种接口速率控制的控制模块22，用于实现与所述以太网接口单元4适配的以太网接口模块23，用于适配外部所述sdram存储单元3接口时序的sdram接口模块24，用于提高时钟频率的时钟倍频电路25；

所述控制模块22包括：用于缓存速率控制字的速率控制字表模块221，用于计算发送和接收速率时钟的时钟计算模块222，用于分解时钟频率的时钟分频模块223，用于生成发送和接收数据时钟的时钟生成模块224，用于读取所述sdram存储单元3中发送数据的发送数据读取模块225，用于防止突发性数据拥堵、缓冲发送数据的发送缓冲模块226，用于控制发送数据速率的发送控制模块227，用于控制接收数据速率的接收控制模块228，用于防止所述sdram存储单元3因操作数据量大而导致接收数据丢失的接收缓冲模块229，用于将接收到的数据写入所述sdram存储单元3的接收数据写入模块2210；

所述sdram存储单元3用于缓存各种接口的输入数据，防止各接口出现突发性大数据而无法及时发送导致掉包；

当所述sdram存储单元3有需要发送的数据时，所述发送数据读取模块225便将需要发送的数据搬入所述发送缓冲模块226中；所述中央控制单元1根据用户输入的接口类型和速率计算生成速率控制表，通过所述速率控制单元2中的所述cpu接口模块21将速率控制表传送给所述速率控制单元2中的所述控制模块22；控制模块22中的所述速率控制字表221根据外部输入信息实时更新或缓存速率控制表；所述速率控制模块22中的所述时钟计算模块222获取所述速率控制字表模块221的信息后，根据主频时钟计算出相位累加值，然后将相位累加值带入直接数字式频率合成器中，通过直接数字式频率合成器生成发送数据所需的高倍时钟；所述时钟计算模块222输出的高倍时钟通过所述时钟分频模块223后，分频为占空比50％、频率与发送数据频率一致的数据时钟；所述时钟分频模块223送出的时钟通过时钟生成模块224后，产生高电平为一个主频宽度、频率与发送数据频率一致数据发送时钟；所述发送控制模块227在所述时钟生成模块224送出的发送时钟、线路允许发送使能的控制下输出所述发送缓冲模块226中的数据；

所述以太网接口单元4用于完成以太网载波监听、冲突检测、编码转换功能的以太网控制器41，用于完成信号传输、阻抗匹配、电压隔离功能的以太网变压器42；

所述键盘输入单元5用于完成用户对接口类型输入、接口速率的输入，输入接口类型包括异步串口、同步数字口、群路a口、2me1口，输入的速率包括0.3kbps、0.6kbps、1.2kbps、2.4kbps、4.8kbps、7.2kbps、9.6kbps、14.4kbps、16kbps、19.2kbps、32kbps、38.4kbps、57.6kbps、64kbps、115.2kbps、128kbps、230.4kbps、256kbps、512kbps、1024kbps、2048kbps；

所述时钟单元6用于提供装置工作时钟，时钟频率为22.1184mhz、32.768mhz和50mhz三种；

所述电源电路7用于实现将外部输入电源转换为装置内各集成电路所需电压。