专利名称：用于存储器件的内恒压控制电路的制作方法
技术领域：
本发明涉及一种半导体存储器件，特别是，涉及一种用于半导体存储器件的内恒压控制电路，使其能够在较低的温度下操作。
如
图1所示，按照现有技术用于半导体存储器件的内恒压控制电路包括电流源110，用于在接通开关S1，S2时接收电源电压Vcc，并且输出电流IR；电压输出单元120，用以根据电流源110的输出电流IR产生电压VLB；电平移位器130，用于根据所施加的电源电压Vcc确定电压VLN；和缓冲器140，用以分别放大电压输出单元120的输出电压VLB和电平移位器130的输出电压VLN，并且产生内电压VL。
在电流源110中，形成有电流镜象，其包括PMOS晶体管M1，它的源施加有电源电压Vcc，和另一PMOS晶体管M2，其通过可变电阻RR而接收电源电压Vcc。PMOS晶体管M1的栅和漏与PMOS晶体管M2的栅共同连接到阳极上，然后通过NMOS晶体管M3和开关S1接地。PMOS晶体管M2的漏则通过NMOS晶体管M4和开关S2接地，并且同时其将NMOS晶体管M3，M4的各栅极连接在一起，并且将在NMOS晶体管M3，M4的栅极之间的连接结点与电压输出单元120相连接。在这里，可将电源电压Vcc施加到可变电阻RR的可变端上。
还有，在电压输出单元120中，到NMOS晶体管M5的栅极上，其漏连接于可变电阻RL，可对其施加电源电压Vcc。NMOS晶体管M5的源极通过开关S3而连接于地电压。可变电阻RL的可变端通过开关S4连接于电平移位器130上。可变电阻RL与NMOS晶体管M5之间的连接结点可通过开关S5连接到电平移位器130上。
在电平移位器130中，施加有电源电压的电容器C1和电压输出单元120中的开关S4分别连接于PMOS晶体管M6的栅极上，其漏施加以电源电压。PMOS晶体管M6通过二极管M7，M8而连接于地电压，其中每个二极管M7，M8的栅和漏相互连接，使得电压VLB由PMOS晶体管M6与二极管M7之间的连接结点而输出。
参见缓冲器140，施加有电源电压Vcc的PMOS晶体管M9的栅和漏与PMOS晶体管M10的栅共同连接于结点上，该结点则连接于NMOS晶体管M11的漏上，其栅极则施加以电压输出单元120的输出电压VLB，并且其结点还连接于NMOS晶体管M12的漏上，其栅极则施加以电平移位器130的输出电压VLN。PMOS晶体管M10的漏分别与NMOS晶体管M13的漏与栅连接，使得可以通过连接结点产生内电压VL。NMOS晶体管M11，M12，M13的源极通过NMOS晶体管M14与地电压连接，其中晶体管M14的栅提供以偏压VB。在这里，标号C2表示电容器，其连接在NMOS晶体管M11的栅与电源电压Vcc之间，并且标号C3表示电容器，其连接在NMOS晶体管M12的栅与地电压之间。
现在将描述如此构成的用于存储器件的常规电压控制电路的操作。
首先，接通电源，当控制信号1接通时，电流IR将流过电流源110。电流IR根据用作电流镜象的PMOS晶体管M1，M2，M3流到PMOS晶体管M2。根据电流IR确定NMOS晶体管M3，M4的栅电压。此时，在电流源110中的NMOS晶体管M4的栅电压与电压输出单元120的NMOS晶体管M5的栅电压相等。
因此，根据NMOS晶体管M6的栅电压，电流IL流过电压输出单元120，使得电源电压Vcc可用以产生电压VLB，其在可变电阻RL中被压减到预定的程度，并且压减电压VLB还被提供给可变电阻RL可变端的连接结点NB。
当控制信号2接通，开关S4，S5接通，由此在电阻RL可变端上的电压会传递给电平移位器130，并且根据电阻RL，将被压减到预定程度的电压传递给缓冲器140。
此时，电平移位器130中的电压VLN根据PMOS晶体管M6，M7，M8来确定，并且晶体管M7，M8的栅电压VGS根据PMOS晶体管M6的栅电压VGS6来确定，使得由于PMOS晶体管M6的栅电压VGS6表示‘VDS6’，所以电压VLN的数值变为‘2VGS’。
PMOS晶体管M6的栅电压VGS6可通过流过可变电阻RL的电流IL来确定，其中电流IL是由NMOS晶体管M5的栅电压来控制的。
在缓冲器140中，当偏压接于高电平并且NMOS晶体管M14接通时，分别用作差分放大器的NMOS晶体管M11，M12差分地放大电压输出单元120的输出电压VLB和电平移位器130的输出电压VLN，并且根据所获得的差，确定流过PMOS晶体管M10的电流，由此产生内电压VL。
内电压VL的电平会随着输入电压VLN，VLB的高电压而变化。
也就是说，随着电源的接通，在电源电压Vcc接通到‘5V’的时间过程中，电平移位器130的输出电压VLN会大于电压输出单元120的输出电压VLB，由此使NMOS晶体管M12开始操作。从这时开始，电源电压Vcc变为大于‘5V’，电压VLB变为大于电压VLN，使得随着NMOS晶体管M11开始其操作，根据图2所示曲线而产生内电压VL，由此，按照外部电压Vcc的操作电压(5V)而产生‘3.3V’的恒定电压。
按照上述操作，内电压VL根据电流IR而产生，其中电流IR是通过PMOS晶体管M2的高阈值电压与PMOS晶体管M1的标准阈值电压之间的差而产生的，由此，保持恒定电压而与温度变化无关。
然而，常规电压控制电路根据温度变化而产生的恒定电压，由此在低温度操作过程中所流过的电流高于在高温度操作过程中所流过的电流。还有，常规电压控制电路会使信号渡越时间加快，由此会降低定时容限，并且由于大量的电流流过，会引起电源线和信号线周围的噪声，从而会出现误操作。
也就是说，如图2所示，当NMOS晶体管M11，M12分别接通大约(＝5V)的电源电压Vcc时，电流会增加，由此内电压VL的电平会上升电压差ΔVL的高度，由此会导致误操作。
因此，本发明的目的就是提供一种用于半导体存储器件的内恒压控制电路，其能够在低温操作过程中提供降低内电压而减小操作电流，并保证信号之间的定时容限，由此稳定了低温操作。
为了实现上述目的，提供了一种用于半导体存储器件的内恒压控制电路，其包括电流源，以在电源接通时根据电流产生电压，偏压电路，用以在电源接通时输出第一偏压，第一电平移位器，用以接收电流源的输出电压并输出第一电压，第二电平移位器，用以接收偏压电路的输出电压并输出第二电压，和缓冲器，用以差分地放大第一电平移位器的输出电压和第二电平移位器的输出电压，并产生内电压。
图1是用于半导体存储器件的常规恒压控制电路的电路图；图2是根据图1电路的内电压表示出的波形曲线；图3是按照本发明优选实施例的用于半导体存储器件的内恒压控制电路的电路图；和图4是根据图3电路的内电压表示出的波形曲线。
如图3所示，其示出了按照本发明用于半导体存储器件的内恒压控制电路，该电路包括电流源210，用以在电源接通时根据电流IR的流动而产生的电压；第一电平移位器220，用以根据电流源210的电流IR的流动来控制电压VLN；偏压电路230，用以在电源接通时输出电压V1；第二电平移位器240，用以接收偏压电路230的输出电压V1和控制电压VLB；和缓冲器250，用以差动地放大第一电平移位器220的输出电压VLB和第二电平移位器240的输出电压VLN，并且产生内电压VL。
在电流源210中，NMOS晶体管M21的栅连接于结点上，其源极通过电阻R1连接于地电压，其结点共同地连接于NMOS晶体管M20的栅和漏极上，其源极连接于地电压。连接结点连接于PMOS晶体管M22的漏上，其源极施加以电源电压Vcc。PMOS晶体管M22的栅共同地连接于连接结点上，其依次连接于PMOS晶体管M23的栅和漏上，和NMOS晶体管M21的漏上，其中PMOS晶体管M23的源极被施加以电源电压Vcc，并且连接结点连接于第一电平移位器220上。
电阻R1是由多晶硅制成，使得虽然按照电路中温度的降低而使流过电阻R1的电流减小，但是电流的变化量实际上仍为零。
还有，在第一电平移位器220中，对于PMOS晶体管M24的源可施加电源电压Vcc，其栅极可连接于连接于210的输出端上。PMOS晶体管M24的漏可连接于PMOS晶体管M25的源上。PMOS晶体管M25与PMOS晶体管M26，M27的各栅和漏连接于共同的结点上，其依次连接于地电压上，使得在PMOS晶体管M24，M25之间的连接结点上可以产生电压VLN。
参见偏压电路230，NMOS晶体管M28的漏和栅，其源连接于地电压，分别连接于连接结点上，其还连接于电阻R2上而与电源电压Vcc连接，并且连接结点还连接于第二电平移位器240上。在这里，电路的温度越低，电阻R2的值就越小。
进一步地，在第二电平移位器240中，其各栅和漏相互连接的PMOS晶体管M31，M30和其栅连接于偏压电路230的输出结点上的NMOS晶体管M29上，串联地连接在电源电压Vcc与地电压之间。在PMOS晶体管M30与NMOS晶体管M29之间的连接结点可用以产生电压VLB。
在缓冲器250中，PMOS晶体管M35的栅和漏，其源极提供有电源电压，和PMOS晶体管M36的漏共同连接于连接结点上，其依次连接于NMOS晶体管M33的漏上，其栅施加以第二电平移位器240的输出电压VLB，和NMOS晶体管M32的漏上，其栅连接于第一电平移位器220的输出电压VLN上。PMOS晶体管M36的漏共同连接于连接结点上，其连接于NMOS晶体管M34的漏和栅上，使得由该连接结点可产生内电压VL。NMOS晶体管M32，M33，M34的各源极通过NMOS晶体管M37而连接于地电压，其晶体管M37的栅极则提供有偏压VB。
现在将描述按照本发明如此构成的用于存储器件的内电压控制电路的操作和效果。
首先，当将电流源210中的电源接通时，通过PMOS晶体管M22和用作电流镜象的NMOS晶体管M20，M21会出现电流，使得通过PMOS晶体管M22，M23和根据NMOS晶体管M21形成电流镜象的NMOS晶体管M21而出现电流IR。其中，当所形成的NMOS晶体管M20的量值小于NMOS晶体管M21时，并且获得电流IR的值为‘VGS21-VGS20/R1’，电路中温度越低，电流IR就越小。
在这里，由多晶硅制成的电阻R1会随着电路中温度的降低而减小。然而，电阻的减小量还不足以大到影响电流IR的变化量。
此时，第一电平移位器220将根据在电流源210中所产生的电流IR决定PMOS晶体管M24的栅电压，并且根据PMOS晶体管M24的栅电压，可以确定PMOS晶体管M25，M26，M27的各栅电压，由此确定电压VLN的电平。在这里，当电路中的温度变低时，在电流源210的PMOS晶体管M23中所感应的电压就会下降，因此电流IR就会降低，由此，减小了电平移位器220中的输出电压VLN。
还有，在高温操作过程中，偏压电路230通过工作电阻R2和晶体管M28将偏压V1输出给第二电平移位器240，其中工作电阻R2的数值越小，偏压V1的电平就越高。
此时，第二电平移位器240通过偏压电路230的输出电压V1确定NMOS晶体管M29的栅电压，并且根据NMOS晶体管M29的栅电压，确定PMOS晶体管M30，M31的各栅电压值，由此输出电压VLB。其中，当电压V1的电平根据内部温度的降低而升高时，会有更多的电流流过NMOS晶体管M29，使得由于在PMOS晶体管M30，M31中所感应的电压会增加，所以电压VLB会随着内部温度的降低而降低。
因此，在缓冲器250中，当偏压VB接通高电平并且接通NMOS晶体管M37时，缓冲器250根据第一和第二电平移位器220，240的输出电压VLN，VLB进行差动地放大，由此产生内电压VL，如图4所示。当第一电平移位器220的输出电压VLN大于第二电平移位器240的输出电压VLB时，NMOS晶体管M32，M34会分别地差动操作，由此产生内电压VL。当第一电平移位器220的输出电压VLN小于第二电平移位器240的输出电压VLB时，NMOS晶体管M33，M34会分别地差动操作，由此产生内电压VL。
其中，在低温操作过程中，由于偏压V1的电平升高，第二电平移位器240的输出电压VLB会降低，由此，在低温下的内电压VL的电平会略低于在高温下的电平。
如上所述，按照本发明的用于半导体存储器件的内恒压控制电路防止了由于定时误差或过大电流流动而产生的噪声，其过大电流的出现是由于内电压的电平在低温下略小于在高温下的电平所造成的。
进一步地，在高温操作过程中，可以使用内电压的特性，其在高温下会趋于升高，并且由于电压在低温下会降低，所以电压电路的正常操作范围在低温下会变宽。
权利要求
1.一种用于半导体存储器件的内恒压控制电路，其包括电流源，用以在电源接通时根据电流产生电压；偏压电路，用以输出第一偏压；第一电平移位器，用于接收电流源的输出电压，并输出第一电压；第二电平移位器，用于接收偏压电路的输出电压，并输出第二电压；和缓冲器，用以差动地放大第一电平移位器的输出电压和第二电平移位器的输出电压，并且产生内电压。
2.如权利要求1的电路，其中电流源会输出恒定电压，即使电流由于其中温度的降低而减小。
3.如权利要求1和2的电路，其中在电流源中，其源极通过电阻连接于地电压上的第一晶体管连接于连接结点上，其共同连接于第二晶体管的栅和漏上，其源连接于地电压上，连接结点连接于第三晶体管的漏上，其源极施加以电源电压，第三晶体管的栅连接于另一连接结点上，其依次连接于第四晶体管的栅和漏上(其源施加以电源电压)和第一晶体管的漏上，并且另一连接结点连接于第一电平移位器上。
4.如权利要求3的电路，其中虽然根据其中温度的降低会使流过电阻的电流降低，但电流变化的数量值几乎为零。
5.如权利要求3的电路，其中电阻是由多晶硅制成的。
6.如权利要求3的电路，其中第一晶体管的电流驱动力具有大于第二晶体管的数值。
7.如权利要求1的电路，其中在第一电平移位器中，第四晶体管和电阻电路串联连接在电源电压端与地电压端之间，使得第四晶体管的栅连接于电流源上，并且在第四晶体管与电阻电路之间的连接结点上产生输出电压。
8.如权利要求7的电路，其中电阻电路是由多个PMOS晶体管相互串联连接而组成，并且多个PMOS晶体管的各栅和漏连接于相同的连接结点上。
9.如权利要求8的电路，其中电阻电路是由三个PMOS晶体管相互串联连接而组成，并且三个PMOS晶体管的各栅和漏连接于相同的连接结点上。
10.如权利要求7的电路，其中第四晶体管为PMOS晶体管。
11.如权利要求1的电路，其中偏压电路的输出电平在其中温度降低时而升高。
12.如权利要求1和11的电路，其中在偏压电路中，第五晶体管的栅和漏，其源极连接于地电压上，分别连接于连接结点上，其还连接于与电源电压相连的电阻上，并且连接结点连接于第二电平移位器上。
13.如权利要求12的电路，其中在电路中的温度越低，电阻的值越小。
14.如权利要求1的电路，其中第六晶体管与电阻串联连接于电源电压端与地电压端之间，使得第六晶体管的栅连接于偏压电路上，并且在第六晶体管与电阻电路之间的连接结点上产生输出电压。
15.如权利要求14的电路，其中电阻电路是由多个PMOS晶体管相互串联连接而组成的，并且多个PMOS晶体管的栅和漏连接于相同的连接结点上。
16.如权利要求14的电路，其中电阻电路是由三个PMOS晶体管相互串联连接而组成的，并且三个PMOS晶体管的栅和漏连接于相同的连接结点上。
17.如权利要求14的电路，其中第六晶体管是NMOS晶体管。
18.如权利要求1的电路，其中在缓冲器中，其源极连接于电源电压上的第七晶体管的栅和漏和第八晶体管的漏共同连接于连接结点上，其依次连接于第九晶体管的漏上(其栅提供有第二电平移位器的输出电压)和第十晶体管的漏上，其栅连接于第二电平移位器的输出电压上，并且进一步地，第八晶体管的漏共同连接于另一连接结点上，该结点连接于第十一晶体管的漏和栅上，使得由另一连接结点上产生内电压，并且第九至第十一晶体管的各源极通过第十二晶体管而连接于地电压上，第十一晶体管的栅极提供有第二偏压。
19.如权利要求18的电路，其中第七和第八晶体管是分别由PMOS晶体管组成的，并且第九至第十二晶体管是分别由NMOS晶体管组成的。
全文摘要
一种用于半导体存储器件的内恒压控制电路,其包括:电流源,用以在电源接通时根据电流产生电压;偏压电路,用以在电源接通时输出第一偏压;第一电平移位器,用于接收电流源的输出电压,并输出第一电压;第二电平移位器,用于接收偏压电路的输出电压,并输出第二电压;和缓冲器,用以差动地放大第一电平移位器的输出电压和第二电平移位器的输出电压,并且产生内电压。
文档编号G05F3/24GK1194441SQ9711650
公开日1998年9月30日 申请日期1997年9月9日 优先权日1997年3月22日
发明者金柱汉 申请人:Lg半导体株式会社