电路的制作方法
【专利摘要】本公开涉及一种电路。根据实施例，一种电路包括：保护电压发生器，该保护电压发生器与第一电压节点、第二电压节点和接地电压节点耦合，该保护电压发生器被配置成用于基于该第一电压节点和该第二电压节点在多个第一节点处生成多个保护电压；以及电压保护阶梯结构，该电压保护阶梯结构耦合在该第一电压节点与低压电路之间，该电压保护阶梯结构在该多个第一节点与该多个保护电压耦合，该电压保护阶梯结构被配置成用于基于该第一电压节点和该多个保护电压生成第一低电压。
【专利说明】
电路
技术领域
[0001]本实用新型总体上涉及一种电路，并且具体是涉及用于保护电压发生电路和电压保护阶梯结构的设计来保护低压电路和设备。
【背景技术】
[0002]大多数集成电路和设备被设计使用其内部加工技术被设计耐受的特定电压电源(如5V± 10%)运行。在现代集成电路和存储器中，随着工艺特征大小(如晶体管)减小和运行速度增加，对更高电压电源的需要减小。然而，在许多情况下，外部供应的高电压由过去的用途、惯例或行业规格固定并且不能够容易针对耐受较低电压的工艺技术被降低。
[0003]因此，在本领域中需要一种用于低压工艺集成电路和设备的降压电路和电压调节器。
【实用新型内容】
[0004]实施例是一种电路，该电路包括:保护电压发生器，该保护电压发生器与第一电压节点、第二电压节点和接地电压节点耦合，该保护电压发生器被配置成用于基于该第一电压节点和该第二电压节点在多个第一节点处生成多个保护电压；以及电压保护阶梯结构，该电压保护阶梯结构耦合在该第一电压节点与低压电路之间，该电压保护阶梯结构在该多个第一节点与该多个保护电压耦合，该电压保护阶梯结构被配置成用于基于该第一电压节点和该多个保护电压生成第一低电压。
[0005]另一实施例是一种电路，该电路包括:电阻器阶梯结构，该电阻器阶梯结构包括串联耦合在第一电源电压与接地电压之间数量为M的电阻器;偏压发生器电路，该偏压发生器电路包括数量为N的偏置电压发生器，这些偏置电压发生器具有与该电阻器阶梯结构耦合的多个输入端，这些偏置电压发生器被配置成用于在其多个输出端生成数量为N的偏置电压，其中，这些偏置电压发生器中的N-1个偏置电压发生器使其输出端与另一个偏置电压发生器的输入端耦合；以及共源共栅阶梯结构，该共源共栅阶梯结构包括串联耦合在该第一电源电压与低压设备之间的数量为N的共源共栅器件，这些共源共栅器件中的每个共源共栅器件与这些偏置电压之一耦合。
[0006]进一步实施例是一种方法，该方法包括:将第一电源电压分压为第一组电压;生成多个保护电压，该多个保护电压中的第一保护电压基于该第一组电压中的两个电压和第二电源电压，该多个保护电压中的其他保护电压各自基于该第一组电压中的两个电压和该多个保护电压中的其他保护电压之一；以及基于该多个保护电压从该第一电源电压生成第一低电压。
【附图说明】
[0007]现在参考下面的说明并结合附图，以更完整地理解本实用新型及其优点，其中:
[0008]图1是根据实施例的电压保护电路的框图；
[0009]图2是根据实施例的电压保护电路的示意图；
[0010]图3A、图3B和图3C是根据各实施例的电压保护电路的各部分的示意图；
[0011]图4是根据另一个实施例的电压保护电路的示意图；
[0012]图5A、图5B和图5C是根据实施例图4中的电压保护电路的运行的示意图；并且
[0013]图6A、图6B、图6C、图6D、图6E和图6F是根据各实施例的电压保护电路中的保护电压生成的示例。
【具体实施方式】
[0014]下文详细讨论了当前实施例的制造和使用。然而，应认识到，本披露提供可以被体现在各种各样的具体环境中的许多可应用的创造性概念。所讨论的具体实施例仅说明制造和使用所披露的主题的特定方式，而并不限制不同实施例的范围。
[0015]将关于具体上下文中的实施例来描述实施例，S卩，电压保护电路和操作电压保护电路的方法。本文中的各实施例中的某些实施例包括用于在通用串行总线(USB)设备、高速串行链路、计算机、或能够使用低压设备利用高压信号处理的任何系统中使用的可扩展式电压保护电路。在其他实施例中，各个方面还可以应用于涉及根据现有技术中已知的任何方式的任何类型的电压保护电路的其他应用。
[0016]—般而言，使用本披露的实施例，设备能够利用生成多个电压的方案来保护内部电路。具体而言，本披露利用一组电压从那组电压生成基准电压来保护低压电路。这允许使用低压能动设备(如低压金属氧化物半导体场效应晶体管(MOSFET)用于高压信号处理。此夕卜，本披露为低压电路提供与电源无关的高压保护。
[0017]图1是根据实施例的电压保护电路100的框图。电压保护电路100包括保护电压发生电路102、电压保护电阻器阶梯结构104、低压电路/设备106和高压电路/设备108。图1中的这些组件和块仅仅以说明方式示出。其他电压保护电路实现方式可以包含更多或更少组件/块。具体而言，本披露的实施例可以用多个电压保护阶梯结构、多个低压电路/设备和多个高压电路/设备来实现。
[0018]保护电压发生电路102接收电源电压V植和高电压Vh并输出多个保护电压Vpr_l、Vpr_2和Vpr_N。保护电压发生电路102与低基准电压(如在图1中显示为地，虽然可以使用其他低基准电压)耦合。基于电源电压Vw和高电压Vh生成该多个保护电压。在某些实施例中，这些保护电压Vpr中的每个保护电压由保护电压发生电路102内不同保护电压级生成。取决于高压Vh的值和保护电压发生电路102内的组件的最大耐受电压，所生成的保护电压Vpr的数量是可扩展的。保护电压发生电路102被配置成用于自动生成该多个保护电压Vpr，这些保护电压被提供至电压保护阶梯结构104。在某些实施例中，电压Vh具有多个状态，其中，在每种状态下，该电压可以是不同的值。例如，在正常状态下，该电压可以是高电压信号，如大约6V，而在低功率状态下，电压Vh可以是低电压信号，如从大约OV到大约0.75V。保护电压发生电路102被配置成用于针对电压Vh的所有状态自动地在适当的电压值提供该多个保护电压。
[0019]电压保护阶梯结构104耦合在高电压Vh与低压电路/设备106之间。电压保护阶梯电阻结构104从保护电压生成电路102接收该多个保护电压。在某些实施例中，使用该多个保护电压来对电压保护阶梯结构104的部件施加偏压从而使电压保护阶梯结构104能够将电压Vh调节至适合于低压电路/设备106的更低电压。
[0020]图2是根据实施例的电压保护电路100的示意图。图2中所展示的电压保护电路100包括保护电压发生电路102、多个电压保护阶梯结构104(104^1042和104x)和多个低压电路 / 设备 106(1061、1062和1061)。
[0021]保护电压发生电路102包括具有数量为M的电阻器202和数量为N的保护电压发生级204(发生级1、发生级2和发生级N)的电阻器阶梯结构。在实施例中，M = 2N+1。电阻器202串联连接在高电压Vh和低基准电压之间。高压节点Vh可以是电源电压VDD，而低压节点可以是低基准电压，如地或Vss。在某些实施例中，取决于保护电压发生电路102的设计，电阻器202可以具有不同的值。在实施例中，电阻器202!具有比电阻器阶梯结构中的其他电阻器202中的任何电阻器更大的电阻值。该电阻器阶梯结构具有多个电压抽头，这些电压抽头被输入到保护电压发生级204中。
[0022]保护电压发生级204从电阻器阶梯结构接收输入(Vinl和Vin2)并且从或者保护电压发生级204j^V_或者从前一保护电压发生级204的输出Vout接收另一输入(Vin3)。保护电压发生级204各自生成输出Vout，这些输出与电压保护阶梯结构104耦合并且还向上级联通过这些保护电压发生级204。例如，在所展示的实施例中，保护电压发生级I的输出级联至保护电压发生器级2的Vin3，并且保护电压发生器级2的Vout级联至保护电压发生级N的Vin3。通过具有来自电阻器202中的电阻器阶梯结构的各电压抽头和将保护电压发生级204的输出级联至下一个保护电压发生级204，这些保护电压发生级204能够至少部分地基于电压Vh和电压V權生成具有不同电压值的保护电压Vpr(Vpr_l、Vpr_2和Vpr_N)。在某些实施例中，这些保护电压应被生成为确保Vpr_N-Vpr_N-l小于等于匪OS晶体管206的最大额定值。以下将进一步讨论保护电压发生级204的细节。
[0023]电压保护阶梯结构104(1041、1042和104X)各自包括串联连接在电压Vh与低压电路/设备106之间的多个M0SFET206。在某些实施例中，这些MOSFET 206是η型MOSFET(NMOS)晶体管206。每个电压保护阶梯结构104的NMOS晶体管206可以被安排在共源共栅阶梯结构(有时被称为共源共栅堆)配置中，其中NMOS晶体管206的栅极与来自保护电压发送电路102的该多个保护电压Vpr耦合并且被其施加偏压。通过将电压保护阶梯结构104形成为NMOS晶体管206的共源共栅阶梯结构，匪OS晶体管206可以是低压设备，但是能够将电压Vh安全降至适合于低压电路/设备106的电压。
[0024]在正常状态下运行时，电压Vh可以是大约6V，而电可以是大约1.8V，并且NMOS晶体管206的共源共栅阶梯结构配置能够将电压Vh安全地降低至用于低压电路/设备106的大约1.8V。在这种状态下，保护电压Vpr的值从Vpr_l增加至Vpr_N，这样使得在NMOS晶体管206N的栅极的保护电压Vpr_N保护晶体管206N免受损坏并且允许NMOS晶体管206N将在晶体管206N的源极处的电压安全地降至大约Vpr_N的电压-NMOS晶体管(VTN) 206N的阈值电压。NMOS晶体管2062具有处于电压Vpr_N-VTN漏极电压，栅极电压是Vpr_2，并且源极电压处于VpLS-VTNt3NMOS晶体管2061具有处于电压Vpr_2-VTN的漏极电压，栅极电压是Vpr_l，并且源极电压处于Vpr_l-VTN。因此，保护电压Vpr允许NMOS晶体管206安全地降低电压Vh而不超过NMOS晶体管206中的每一个晶体管的最大额定值，因为每个NMOS晶体管206跨其漏极端子和源极端子仅具有电压降的一小部分。以下参照图5A进一步详细描述了在电压Vh处于大约6V并且电压￥_处于大约1.8V的正常状态下电压保护电路的特定实施例。
[0025]在正常状态下运行时，电压Vh可以是大约6V，而电压V_可以是大约0V，只要保护电压发生级20屯的输入Vin2大于0V，就仍然能够提供保护电压Vpr。甚至在电压V輸不存在(例如，0V)的情况下，匪OS晶体管206的共源共栅阶梯结构配置能够将电压Vh安全地降至用于低压电路/设备106的大约1.8V。在这种状态下，保护电压Vpr的值从Vpr_l增加至Vpr_N，这样使得在NMOS晶体管206n的栅极的保护电压Vpr_N保护晶体管206n免受损坏并且允许NMOS晶体管206n将在晶体管206n的源极处的电压安全地降至大约Vpr_N的电压-NMOS晶体管(VTN)206n的阈值电压。匪OS晶体管2062具有处于电压Vpr_N-VTN的漏极电压，栅极电压是Vpr_2，并且源极电压处于Vpr_2-VTN。匪OS晶体管2061具有处于电压Vpr_2-VTN的漏极电压，栅极电压是Vpr_l，并且源极电压处于Vpr_l-VTN。因此，保护电压Vpr允许匪OS晶体管206安全地降低电压VH，而在电SV_存在或不存在时不超过匪OS晶体管206中的任何晶体管的最大额定值。以下参照图5B进一步详细描述了在电压Vh处于大约6V并且电SV_处于大约OV的正常状态下电压保护电路的特定实施例。
[0026]在低功率状态下运行时，电压Vh可以从大约OV到大约0.75V，而电压V?g可以是大约1.8V。在这种状态下，保护电压发生级204被配置成用于将电压V_传送至每个保护电压Vpr，这样使得每个保护电压Vpr基本上相等。因此，在低功率状态下，如果低压电路/设备106提供比电压Vh更高的电压，则共源共栅阶梯结构的NMOS晶体管206的源极端子和漏极端子可以有效地颠倒。以下参照图5C进一步详细描述了在电压Vh从大约OV到大约0.75V并且电压V?g处于大约1.8V的正常状态下电压保护电路的特定实施例。
[0027]在某些实施例中，每个匪OS晶体管206的最大额定值是大约1.98V。在这些实施例中，电压保护电路100应当被设计成确保VH-Vpr_r^J、于等于1.98V，Vpr_N-Vpr_2小于等于1.98V，并且Vpr_2-Vpr_l小于等于1.98V，从而停留在或低于NMOS晶体管206的最大额定值。因此，Vpr_NVpr_N-l小于等于NMOS晶体管206的最大额定值。
[0028]在每个共源共栅阶梯结构104中保护电压发生级204的数量N和NMOS晶体管206的数量N可以基于电压Vh的值和有待在低压电路/设备106提供的期望电压来确定。N的最小值可以通过以下等式来描述:
[0029]N(最小)= ((最大Vh电压)/(设备的最大电压额定值的))-1
[0030]例如，如果最大Vh电压是大约6V并且设备的最大电压额定值是大约1.98V，则共源共栅阶梯结构中的级和晶体管的最小数量N等于大约2.03。然而，因为具有级和/或晶体管的一部分(例如，0.03)是不可行的，所以该值应化成整数3。因此，在每个共源共栅阶梯结构中104具有三个级204和三个晶体管，电压Vh可以安全地降至适合于低压电路/设备106的电压。
[0031]如图2中所示，共源共栅阶梯结构104和低压电路/设备106的数量X可以是任何合适的数量，如1、2、3、10、多于10等。此外，电压保护电路100可以具有任何数量的高压电路/设备108(见图1)。因此，电压保护电路100是可扩展的、模块化的和和可调谐的，因为它可以被设计成容纳任何电压Vh、低压设备的任何最大电压额定值，并且还有任何数量的高压电路/设备108和低压电路/设备106。
[0032]图3A、图3B和图3C是根据各实施例的电压保护发生级204的示意图。图3A中的实施例包括串联连接在保护电压发生级204的输入Vinl与Vin3之间的P型MOSFETS(PMOS)晶体管302和304。输入Vin2与PMOS晶体管304的栅极耦合，而输出Vout与PMOS晶体管302和304之间的节点耦合。PMOS晶体管302使其栅极与其漏极耦合(有时称为二极管接法PMOS晶体管配置)。
[0033]除了二极管接法PMOS晶体管302已经被替换为二极管接法NMOS晶体管306以外，图3B中的实施例类似于图3A中的实施例。NMOS晶体管306使其栅极与其源极耦合，这有效地形成二极管。
[0034]除了二极管接法晶体管(302和306)被替换为其代表性的二极管部件308，图3C类似于图3A和图3B中的实施例。
[0035]在运行时，图3A-C中的每个实施例以基于输入Vin2与Vin3之间的关系使输出Vout与或者Vinl或者Vin3耦合来起到相似的作用。例如，在第一运行模式下，在Vin2处的电压大于在Vin3处的电压，并且因此，晶体管304保持在关断(OFF)状态下直至Vin2+VTP的源极电压(PM0S晶体管304的阈值电压)，然而，晶体管304的源极电压处于接通(ON)状态除外。因此，电压Vinl被设计成:小于图3A中的实施例的Vin2+VTP+VTP，小于图3B中的实施例的Vin2+VTP+VTN的，并且小于图3C中的Vin2+VTP+二极管开启电压。这允许输出Vout等于在Vinl处的电压减去跨晶体管302或306的阈值压降(例如，二极管压降)。在第二运行模式下，在Vin2处电压比在Vin3处电压小超过PMOS晶体管304(VTP)的阈值电压，并且因此，晶体管304处于接通状态。这允许输出Vout等于在Vin3处的电压。
[0036]图3A-C中的保护电压发生级204的实施例仅仅是说明性实施例而并不旨在是限制性的。以上述方式运行的保护电压发生级204的任何配置都在本披露的范围内。
[0037]图4是根据另一个实施例的电压保护电路400的示意图。此电压保护电路400类似于上述电压保护电路100，但除了该电压保护电路在共源共栅阶梯结构中具有七个电阻器202、三个保护电压发生级204、每个共源共栅阶梯结构104中三个NMOS晶体管206、两个共源共栅阶梯结构104以及低压电路402、410和420以外。
[0038]在此特定实施例中，低压电路402、410和420实现USB便携式(OTG)和嵌入式主机标准。USB OTG和嵌入式主机标准版2被引入USB 2.0规范的补充版中并且包括被称为附接检测协议(ADP)的新通信协议。在USB 2.0版规范中对USB OTG协议和ADP进行了描述，该规范以其整体结合于此。
[0039]ADP允许OTG设备、嵌入式主机或USB设备在USB VBUS引脚/线上没有功率时确定附接状态。这使得设备的基于插入的行为和可能性两者能够显示附接状态。其经过以下内容来完成此内容:周期性地测量USB端口上的电容以确定USB端口的状态，如另一设备附接、有悬挂的缆线、或没有缆线。当电容变化时，大到足以指示检测到设备附接，则设备A向USBVBUS提供功率并且寻找设备连接。设备B将生成会话请求协议并等待USB VBUS被供电。
[0040]在图4中所展示的实施例中，电压Vh是USB VBUS，并且USB VBUS当设备附接时可以高达6V并且当没有设备附接时可以是大约0V。当没有设备附接并且电路处于ADP模式时，USB VBUS(Vh)周期性地从大约OV充电至大约0.75V并且然后放电回到大约0V。感测电路可以在充电过程中、当充电时和在放电过程中检测USB VBUS电压的变化以指示设备附接。在所示实施例中，充电电路402可以对USB VBUS(Vh)充电，放电电路410可以使USB VBUS放电，并且感测电路420可以感测成USB VBUS电压的变化。电路402、410和420是需要共源共栅阶梯结构104的保护的低压电路/设备106(见图1和图2)的示例。
[0041 ] 充电电路402包括与匪OS晶体管406串联的PMOS晶体管404，并且两个晶体管耦合在电压V_与共源共栅阶梯结构10屯中的最低NMOS晶体管206i的源极端子之间。PMOS晶体管404具有VPBIAS_CHARGE信号，该信号是通过开关与晶体管404的栅极耦合的模拟偏置电压(见图4)，该信号在电路400处于ADP模式并且USB VSUS待充电时充当电流源。匪OS晶体管406具有与其栅极耦合的电SV_，该栅极为PMOS晶体管404提供保护并且iV_不存在或处于大约OV时从USB VBUS上的电压提供乂_。
[0042]放电电路410包括耦合在共源共栅阶梯结构104!中的最低NMOS晶体管206!的源极端子与地之间的匪OS晶体管412。匪03晶体管412具有￥_143_0130^1?^信号，该信号是通过开关与晶体管412的栅极耦合的模拟偏置电压(见图4)，该信号在电路400处于ADP模式并且USB VBUS待放电时通过将最低NMOS晶体管206!的源极端子与地耦合来充当电流汇。
[0043]感测电路420包括比较器422，如运算放大器422。比较器422感测在共源共栅阶梯结构1042中的最低NMOS晶体管206!的源极端子处的电压VBUS_POTENTIAL与基准电压(VREF)之间的差。如所展示的，电压VBUS_POTENTIAL与运算放大器422的非反相输入耦合，并且VREF与运算放大器422的反相输入耦合，其中该运算放大器的输出指示检测到设备附接。
[0044]图5A、图5B和图5C是根据实施例图4中的电压保护电路400的运行的示意图。图5A展示了电压保护电路400在正常状态(非ADP模式)下的运行，其中USB VBUS电压为大约6V并且乂_为大约1.8V。电阻器阶梯结构分别在级204^2042和2043的输入Vinl处具有电压抽头V1、V2和V3、并且分别在级204^2042和2043的输入Vin2处具有电压抽头VI’、V2’和V3’。保护电压发生级204被展示为图3A中的实施例，虽然可以利用保护电压发生级204的任何合适的实施例。因为电压保护电路400处于非ADP模式，VroiAS_CHARGE信号是高电压而VNBIAS_DISCHARGE是分别将充电电路402和放电电路410的晶体管404和412置于关断状态的低电压。
[0045]在本实施例中，该电阻器阶梯结构和电压V輔被配置成使得保护电压发生级204的PMOS晶体管304的栅极处于比其对应的源极更高的电压，从而使得PMOS晶体管304处于关断状态。为了正确地生成保护电压Vpr，电压Vl应大于等于V_+VTP，V2应大于等于Vpr_l+VTP，并且V3应大于等于Vpr_2+VTP。在本实施例中，正确生成保护电压Vpr的另一个条件集是VI’大于(V1-(2*VTP))，V2，大于(V2-(2*VTP))，并且 V3’大于(V3-(2*VTP))。
[0046]如果电阻器阶梯结构的电压抽头(V1、V2和V3)如上所述被配置，则级204的输出Vout向上级联至下一级204作为下一级204的输入Vin3 JMOS晶体管304的漏极处于等于对应的输出Vinl处的电压抽头减去对应的PMOS晶体管302的阈值电压(VTP)的电压。因此，级204ι 的输出 Vout = Vpr_l =Vl-VTP,级 2042 的输出 Vout = Vpr_2 = V2-VTP，并且级 2042 的输出Vout = Vpr_3 = V3VTP。因此，保护电压Vpr从Vpr_l增加到Vpr_3并且向共源共栅阶梯结构的NMOS晶体管206的栅极提供保护电压Vpr以允许它们将电压Vh以安全地降至适合于和共源共栅阶梯结构的较低级耦合的低压电路的电压。
[0047]在某些实施例中，匪OS晶体管206和PMOS晶体管302和304中的每一个的最大额定值是大约I.98V。在这些实施例中，Vh-Vpr_3小于等于I.98V，Vpr_3-Vpr_2小于等于I.98V，并且Vpr_2-Vpr_l小于等于1.98V，从而停留在或低于NMOS晶体管206的最大额定值。此外，V3-V2 小于 1.98V，V2-V1 小于 1.98V，并且 Vl-VTP 小于 1.98V。
[0048]图5B展示了电压保护电路400在正常状态(非ADP模式)下的运行，其中USBVBUS电压为大约6V并且V_为大约OV。除了因为V_d%OV，NMOS晶体管406被关断以外，这种配置的运行类似于图5A。保护电压Vpr和级204以如图5A中所示的类似方式运行。因此，保护电压发生电路102的运行(见图1和图2)独立于电源电压V?g而运行。
[0049]图5C展示了电压保护电路400在低功率状态(ADP模式)下的运行，其中USBVBUS电压为大约OV至0.75V并且V_为大约1.8V。在本实施例中，因为USB的VBUS电压是低电压，在级204的PMOS晶体管302的源极处的电压小于在其对应的栅极和漏极处的电压，并且因此，PMOS晶体管302处于关断状态。此外，因为最大USB VBUS电压是大约0.75V，所有电压抽头(￥1、￥1’、￥2、￥2’、￥3和￥3’)比电压￥_小超过￥了？，并且因此，级204的晶体管304处于接通状态。这允许电压Vtgi向上传播通过每一级204，这样使得保护电压Vpr(Vpr_l、Vpr_2和Vpr_3)中的每个保护电压等于电压VW。
[0050]在ADP模式期间，信号VPBIAS_CHARGE和VNBIAS_DISCHARGE与分别用于充电和放电的电流源晶体管404和电流汇晶体管412耦合。ADP充电在与ADP放电不同的时间发生，例如，ADP充电和ADP放电操作相互排斥而不同时发生。例如，针对充电操作，VPBIAS_CHARGE信号通过在晶体管404的栅极处的开关与晶体管404的栅极耦合，而VNBIAS_DISCHARGE不通过在晶体管412的栅极处的开关与晶体管412的栅极耦合，当USB VBUS处于大约OV时，这将电压V植与共源共栅阶梯结构的较低级耦合。因此，共源共栅阶梯结构的NMOS晶体管206的源极端子和漏极端子有效地颠倒，因为是高于电压Vh的电压，这允许电压Vtgi如图5C中所示对USB VBUS充电。
[0051 ]例如，针对放电操作，VNBI AS_DI SCHARGE信号通过在晶体管412的栅极处的开关与晶体管412的栅极耦合，而VPBIAS_CHARGE信号不通过在晶体管404的栅极处的开关与晶体管404的栅极耦合，这将共源共栅阶梯结构的较低级与地耦合。如图5C中所示，这使USBVBUS向地放电。
[0052]图6A-F展示了根据各实施例的保护电压的行为，其中分别使电压Vh从OV增加到其最大设计电压4V、6V和8V。图6A-C展示了当V_F存在或是大约OV时保护电压Vpr相对于电压Vh(例如，USB VBUS电压)的生成。在图6A中，存在两个级204和两个保护电压Vpr(Vpr_0PVpr_2)并且最大电压Vh是大约4V。在图6B中，存在三个级204和三个保护电压Vpr(Vpr_l、Vpr_2和Vpr_3)并且最大电压Vh是大约6V。在图6C中，存在四个级204和四个保护电压Vpr(Vpr_l、Vpr_2、Vpr_3和Vpr_4)并且最大电压Vh是大约8V。在图6A-C中的实施例中，设备的最大电压额定值是大约1.98V。
[0053]图6D-F展示了当乂_是大约1.8V时保护电压Vpr相对于递增电压Vh(例如，USBVBUS电压)的行为。在图6D中，存在两个级204和两个保护电压Vpr(Vpr_l和Vpr_2)并且最大电压Vh是大约4V。在图6E中，存在三个级204和三个保护电压Vpr(Vpr_l、Vpr_2和Vpr_3)并且最大电压Vh是大约6V。在图6F中，存在四个级204和四个保护电压Vpr(Vpr_l、Vpr_2、Vpr_3和Vpr_4)并且最大电压Vh是大约8V。在图6A-C中的实施例中，设备的最大电压额定值是大约1.98V。在图6D-F中，保护电压Vpr在电压V_的值(例如，大约1.8V)开始。
[0054]如在图6A-F中所示，没有共源共栅阶梯结构的这些级必须下降超过最大电压额定值1.98V，并且因此，电压保护电路100可以利用低压设备同时仍然扩展以容纳不同的最大电压(例如，4V、6V和8V)。
[0055]根据在此描述的各实施例，优点包括具有生成多个电压来保护内部电路的方案。具体而言，本披露利用一组电压从那组电压生成基准电压来保护低压电路。这允许使用低压能动设备(如低压MOSFET)用于高压信号处理。此外，本披露为低压电路提供与电源无关的高压保护。
[0056]虽然已经参考说明性实施例描述了本实用新型，但是本说明书并非旨在以限制性意义被解释。本领域的技术人员通过参考本说明书将明白说明性实施例的各种修改和组合以及本实用新型的其他实施例。因此，旨在所附权利要求书包括任何此类修改或实施例。
【主权项】
1.一种电路，其特征在于包括: 保护电压发生器，所述保护电压发生器与第一电压节点、第二电压节点和接地电压节点耦合，所述保护电压发生器被配置成用于基于所述第一电压节点和所述第二电压节点在多个第一节点处生成多个保护电压；以及 电压保护阶梯结构，所述电压保护阶梯结构耦合在所述第一电压节点与低压电路之间，所述电压保护阶梯结构在所述多个第一节点处与所述多个保护电压耦合，所述电压保护阶梯结构被配置成用于基于所述第一电压节点和所述多个保护电压生成第一低电压。2.如权利要求1所述的电路，其特征在于所述保护电压发生器进一步包括多个发生器级，每个级被配置成用于生成所述多个保护电压之一。3.如权利要求2所述的电路，其特征在于所述保护电压发生器进一步包括电阻器阶梯结构，所述发生器级中的每个发生器级具有第一输入、第二输入和第三输入，所述第一输入和所述第二输入分别与所述电阻器阶梯结构的第一电压抽头和第二电压抽头耦合。4.如权利要求3所述的电路，其特征在于所述多个发生器级中的第一发生器级具有与所述第二电压节点耦合的第三输入，并且其中所述多个发生器级中的第二发生器级具有与所述第一发生器级的输出耦合的第三输入。5.如权利要求3所述的电路，其特征在于所述多个发生器级中的每个发生器级进一步包括: 第一P型金属氧化物半导体场效应晶体管，所述第一PMOS晶体管具有与所述电阻器阶梯结构的所述第一电压抽头耦合的源极端子和与所述第一 PMOS晶体管的漏极端子耦合的栅极端子;以及 第二 PMOS晶体管，所述第二 PMOS晶体管具有与所述第一 PMOS晶体管的所述漏极端子耦合的漏极端子、与所述第三输入耦合的源极端子以及与所述电阻器阶梯结构的所述第二电压抽头耦合的栅极端子。6.如权利要求3所述的电路，其特征在于所述多个发生器级中的每个发生器级进一步包括: 第一η型金属氧化物半导体场效应晶体管，所述第一匪OS晶体管具有与所述电阻器阶梯结构的所述第一电压抽头耦合的漏极端子和与所述第一 NMOS晶体管的漏极端子耦合的栅极端子;以及 第一 PMOS晶体管，所述第一 PMOS晶体管具有与所述第一 NMOS晶体管的源极端子耦合的漏极端子、与所述第三输入耦合的源极端子以及与所述电阻器阶梯结构的所述第二电压抽头耦合的栅极端子。7.如权利要求3所述的电路，其特征在于所述多个发生器级中的每个发生器级进一步包括: 二极管，所述二极管具有与所述电阻器阶梯结构的所述第一电压抽头耦合的阳极端子；以及 第一PMOS晶体管，所述第一PMOS晶体管具有与所述二极管的阴极端子耦合的漏极端子、与所述第三输入耦合的源极端子以及与所述电阻器阶梯结构的所述第二电压抽头耦合的栅极端子。8.如权利要求1所述的电路，其特征在于所述第一电压节点是第一电压信号，所述第二电压节点是第二电压信号，所述第二电压信号是正电压并且小于所述第一电压信号，并且其中所述多个保护电压中的每个保护电压是在所述第一电压信号与所述第二电压信号之间的不同的电压。9.如权利要求8所述的电路，其特征在于所述多个保护电压中的相邻电压之间的差等于所述第二电压信号。10.如权利要求8所述的电路，其特征在于所述第一电压信号是6伏特而所述第二电压信号是大约1.8伏特。11.如权利要求1所述的电路，其特征在于所述第一电压节点是第一电压信号，所述第二电压节点是第二电压信号，所述第二电压信号是正电压并且大于所述第一电压信号，并且其中所述多个保护电压中的每个保护电压等于所述第二电压信号。12.如权利要求1所述的电路，其特征在于所述电压保护阶梯结构进一步包括串联耦合在所述第一电压节点与所述低压电路之间的多个共源共栅器件，所述多个共源共栅器件中的每个共源共栅器件具有与所述多个保护电压之一耦合的栅极。13.如权利要求12所述的电路，其特征在于所述共源共栅器件中的每个共源共栅器件是低压η型金属氧化物半导体场效应晶体管。14.如权利要求1所述的电路，其特征在于所述低压电路包括充电电路、放电电路和感测电路，所述充电电路、所述放电电路和所述感测电路被配置成用于检测通用串行总线设备附接至所述第一电压节点和与其脱离。15.—种电路，其特征在于包括: 电阻器阶梯结构，所述电阻器阶梯结构包括串联耦合在第一电源电压与接地电压之间、数量为M的电阻器； 偏压发生器电路，所述偏压发生器电路包括数量为N的偏置电压发生器，所述偏置电压发生器具有与所述电阻器阶梯结构耦合的多个输入端，所述偏置电压发生器被配置成用于在其多个输出端生成数量为N的偏置电压，其中所述偏置电压发生器中的N-1个偏置电压发生器使其输出端与另一个偏置电压发生器的输入端耦合;以及 共源共栅阶梯结构，所述共源共栅阶梯结构包括串联耦合在所述第一电源电压与低压设备之间的数量为N的共源共栅器件，所述共源共栅器件中的每个共源共栅器件与所述偏置电压之一親合。16.如权利要求15所述的电路，其特征在于所述共源共栅器件中的每个共源共栅器件包括η型金属氧化物半导体场效应晶体管。17.如权利要求15所述的电路，其特征在于M=2Ν+1。18.如权利要求15所述的电路，其特征在于所述偏压发生器电路进一步包括: 第一偏置电压发生器，所述第一偏置电压发生器具有与所述电阻器阶梯结构上的分开的节点耦合的第一输入端和第二输入端以及与第二电源电压耦合的第三输入端，所述第二电源电压与所述第一电源电压不同； 第二偏置电压发生器，所述第二偏置电压发生器具有与所述电阻器阶梯结构上的分开的节点耦合的第一输入端和第二输入端以及与所述第一偏置电压发生器的输出端耦合的第三输入端；以及 第三偏置电压发生器，所述第三偏置电压发生器具有与所述电阻器阶梯结构上的分开的节点耦合的第一输入端和第二输入端以及与所述第二偏置电压发生器的输出端耦合的第三输入端。19.如权利要求18所述的电路，其特征在于所述第一电源电压大于所述第二电源电压，所述第三偏置电压发生器生成的偏置电压大于所述第二偏置电压发生器生成的偏置电压，所述第二偏置电压发生器生成的偏置电压大于所述第一偏置电压发生器生成的偏置电压。20.如权利要求18所述的电路，其特征在于所述第一电源电压小于所述第二电源电压，所述第一偏置电压发生器、所述第二偏置电压发生器和所述第三偏置电压发生器生成的偏置电压相等。21.如权利要求20所述的电路，其特征在于所述第一偏置电压发生器、所述第二偏置电压发生器和所述第三偏置电压发生器生成的偏置电压等于所述第二电源电压。
【文档编号】G05F1/569GK205594492SQ201520925786
【公开日】2016年9月21日
【申请日】2015年11月19日
【发明人】P·巴拉, H·阿德瓦尼
【申请人】意法半导体国际有限公司