专利名称：Dimm芯片组控制电路的制作方法
技术领域：
本发明涉及一种电子电路，特别涉及一种在仅支持寄存(registered)双列直插式存储器模块的芯片组的系统上使用无缓冲双列直插式存储器模块的控制电路。
当今在个人工作站或者在伺服器的电脑系统中，其主存储器一般是采用具有工业标准结构的存储器模块。这些存储器模块一般包括多个动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片，这些动态随机存取存储器是固定在一块小型电路板上，这小型电路板可以与存储器模块插槽结合。工业标准模块结构包括单列直插式存储器模块SIMM(Single In-Line Memory Module，SIMM)和双列直插式存储器模块DIMM(Dual In-Line Memory Module，DIMM)。现今个人电脑主存储器若使用DIMM的话，多是使用无缓冲(unbuffered)DIMM，但是对于主存储器容量需求较高的电脑系统，譬如是伺服器系统，则较多使用寄存DIMM。
图1所示为现有普通电脑系统中的中央处理器连接无缓冲DIMM的结构方框图。无缓冲DIMM113包括同步动态随机存储器SDRAM(SynchronousDRAM，SDRAM)模块115以及序列存在检测SPD(Serial PresenceDetect，SPD)存储器117，SPD存储器117是用来储存无缓冲DIMM113的相关设置，其中包括SDRAM模块115的时序(timing)。当系统开机时，基本输入/输出系统BIOS(Basic Input Output System，BIOS)(未标在图中)会从SPD存储器117中得知系统中的主存储器使用的是无缓冲DIMM113。中央处理器101通过前端总线(front side bus)103与芯片组(chipset)105连接。而此芯片组105为仅支持无缓冲DIMM的芯片组。芯片组105通过地址总线(address bus)107、控制总线(control bus)109以及数据总线(data bus)111与存储器模块插槽119连接，而无缓冲DIMM 113是插接在存储器模块插槽119之上。无缓冲DIMM 113多使用在个人电脑或工作站的系统中。如果需要较大存储器的系统，譬如是伺服系统，则可使用寄存DIMM。
图2所示为现有一般电脑系统的中央处理器连接有寄存DIMM的结构方框图。有寄存器DIMM 213包括SDRAM 215、SPD存储器217、寄存器模块(registers)219以及时钟缓冲器(clock buffer)221。SPD存储器217用以储存寄存器213的相关设定，其中包括SDRAM 215的时序。当系统开机时，由BIOS从SPD存储器217中，可以得知目前使用的主存储器为有寄存器DIMM213，而寄存器模块219与时钟缓冲器221是用来驱动(drive)和放大(amplify)所输入的信号，并输出到SDRAM 215。中央处理器201通过前端总线203与仅支持寄存DIMM芯片组205连接。仅支持寄存DIMM的芯片组205以地址总线207、控制总线209以及数据总线211与存储器模块插槽223连接，而寄存DIMM 213插接在存储器模块插槽223之上。其中，数据总线211所传送的信号直接进入SDRAM215之中。而地址总线207与控制总线209所产生的信号经过寄存器模块219与时钟缓冲器221的驱动和放大之后，再进入SDRAM 215之中。
而在仅支持寄存DIMM芯片组205的系统中，只能使用有寄存DIMM215。如果将无缓冲DIMM插入这种电脑系统的存储器模块插槽时，因为无缓冲DIMM与寄存DIMM的时序不同，将会造成系统无法正常工作。因此，在使用上有很大的局限性。而且，在伺服器的系统中，多使用仅支持寄存DIMM芯片组205的系统。但由于寄存DIMM的成本较高，如果在系统应用的各个地市范围内，可以使用成本较低的无缓冲DIMM的话。将有助于降低应用成本。
本发明的目的在于提供一种控制电路，使得在仅支持寄存DIMM的芯片组的系统中，使用者不仅可以安插寄存DIMM，也可以选择使用无缓冲DIMM。这样，对使用者而言，可以根据其实际需要来选择使用那一种存储器模块，相当灵活和方便，亦可以降低成本。
本发明提出一种在仅支持寄存DIMM芯片组的系统上可使用无缓冲DIMM的控制电路，用以接收该支持寄存DIMM芯片组输出之一第一地址信号与一第一控制信号，该控制电路并接收用以识别一DIMM类型之一识别信号，其中该DIMM是置于一存储器模块插槽，该控制电路包括一缓冲模块，用以接收该第一地址信号与第一控制信号，并可输出一第二信址信号与一第二控制信号；其中，该控制电路在该识别信号的控制下，选择将该第一地址信号与第一控制信号或该第二地址信号第二控制信号输出至该存储器模块插槽。
所述的控制电路，其中该缓冲模块还包括一寄存器模块(registers)与一时钟缓冲器(clock buffer)。
所述的控制电路，其中该支持寄存DIMM芯片组还输出一数据信号至该存储器模块插槽。
所述的控制电路，其中该数据信号系经由一数据总线输出至该存储器模块插槽。
所述的控制电路，其中当该DIMM为一寄存DIMM时，藉由该识别信号的控制将输出该第一地址信号与第一控制信号至该存储器模块插槽。其中，当该DIMM为一无缓冲DIMM时，借由该识别信号的控制将输出该第二地址信号与第二控制信号至该存储器模块插槽。
所述的控制电路，还包括一控制模块，包括一第一输入端、一第二输入端与一控制输入端，其中该第一输入端用以接收该第一地址信号与第一控制信号，该第二输入端用以接收该第二地址信号与第二控制信号，该控制输入端用以接收该识别信号，该控制模块是在该识别信号的控制下，选择将该第一地址信号与第一控制信号或该第二地址信号与第二控制输出至该存储器模块插槽。
所述的控制电路，还包括一通道模块，用以接收该第一地址信号与第一控制信号，该通道模块更包括一第一控制输入端，其用以接收该识别信号以决定是否输出该第一地址信号与该第一控制信号至该存储器模块插槽；其中，该缓冲模块还包括一第二控制输入端，其用以接收该识别信号以决定是否输出一第二地址信号与一第二控制信号至该存储器模块插槽。
本发明所提出的在仅支持有寄存器DIMM的芯片组的系统上使用无缓冲DIMM的控制电路，其优点是使用者可以选择使用有寄存器DIMM或是无缓冲DIMM。这样对使用者来说，可以根据实际需求来考虑使用那种DIMM，非常灵活和方便，而且可以降低使用成本。
下面结合附图对本发明提出的控制电路作进一步的详细说明。
图1为一般电脑系统的中央处理器连接无缓冲双列直插式存储器模块的结构方框图。
图2为一般电脑系统的中央处理器连接寄存双列直插式存储器模块的结构方框图。
图3为本发明实施例一中在仅支持寄存DIMM芯片组的系统上提供可使用无缓冲DIMM的控制电路的结构方框图。
图4为本发明实施例二中在仅支持寄存DIMM芯片组的系统上提供可使用无缓冲DIMM的控制电路的结构方框图。
图3所示是本发明的一较佳实施例，在仅支持寄存DIMM的芯片组的系统上提供可使用无缓冲DIMM的控制电路的结构方框图。根据图3所示，存储器模块插槽413是用以让双列直插式存储器模块DIMM 417插入主机板的位置，而DIMM 417即可寄存DIMM也可以是无缓冲DIMM。中央处理器401通过前端总线403与仅支持寄存DIMM的芯片组405连接。而芯片组405通过地址总线407、控制总线409以及数据总线411分别输出第一地址信号ADD1、第一控制信号CTL1以及数据信号DATA。其中，仅支持寄存DIMM芯片组405透过数据总线411与存储器模块插槽413连接，可由存储器模块插槽413直接接收数据信号DATA。
本发明的控制电路包括通道模块435与缓冲模块430。上述的第一地址信号ADD1与第一控制信号CTL1可由通道模块435直接接收，并决定是否要开启通道将信号输出。另外，第一地址信号ADD1与第一控制信号CTL1也可由缓冲模块430接收予以暂存，并输出第二地址信号ADD2与第二控制信号CTL2。而缓冲模块430包括寄存器模块431与时钟缓冲器433。在通道模块435与缓冲模块430中，都分别有一控制输入端CTI与CT2用来接收基本输入/输出系统(Basic Input Output System，BIOS)415输出的识别信号REC，通道模块435与缓冲模块433在识别信号REC的控制下，选择是否将第一组输入信号ADD1，CTL1或第二组输出信号ADD2，CTL2输出到存储器模块插槽413。
基本输入/输出系统415电连接至通道模块435与缓冲模块430的控制输入端CT1和CT2。因系统开机时，BIOS 415会读取安插在存储器模块插槽413上的DIMM 417中的序列存在检测(SPD)存储器的数据，故可以得知所插入的DIMM 417是属于无缓冲DIMM还是寄存DIMM。接下来，BIOS 415将输出一个识别信号REC到通道模块435与缓冲模块430的控制输入端CT1和CT2。根据此识别信号，通道模块435与缓冲模块430可以决定是否打开以输出适合插入的存储器模块的信号。所以，当插入的DIMM 417是寄存DIMM时，通道模块435将会开启，并将第一地址信号ADD1与第一控制信号CTL1输出到存储器模块插槽413。如果使用者插入的是无缓冲DIMM，缓冲模块430将会开启，并将经过寄存缓冲的第二地址信号ADD2与第二控制信号CTL2输出到存储器模块插槽413。这样一来，虽然插上的是无缓冲DIMM，但也可以和仅支持寄存DIMM芯片组405的时序同步，系统仍可以正常工作。所以利用本控制电路，可达到在仅支持寄存DIMM的芯片组405的系统中，选择使用寄存DIMM或无缓冲DIMM。
图4所示是本发明的一个较佳实施例，在仅支持寄存DIMM的芯片组的系统上提供可使用无缓冲DIMM的控制电路的结构方框图，根据图4所示，存储器模块插槽313是用以让双列直插式存储器模块DIMM 317插入主机板的位置，而DIMM 317即可以是寄存DIMM或是无缓冲DIMM。中央处理器301通过前端总线303与仅支持寄存DIMM的芯片组305连接。而芯片组305经过地址总线307、控制总线309以及数据总线311分别输出第一地址信号ADD1、第一控制信号CTL1以及数据信号DATA。其中，芯片组305通过数据总线311与存储器模块插槽313连接，可由存储器模块插槽313直接接收数据信号DATA。
本发明的控制电路包括多路(复用)器335和缓冲模块330。而缓冲模块330包括寄存器模块331与时钟缓冲器333。上述的第一地址信号ADD1和第一控制信号CLT1可由多路(复用)器335的第一输入端RS1接收，这是第一组输入信号。另外，第一地址信号ADD1与第一控制信号CTL1亦可由缓冲模块330接收，并输出第二地址信号ADD2与第二控制信号CTL2。接下来由多路(复用)器的第二个输入端RS2接收第二地址信号ADD2与第二控制信号CTL2，这是第二组输入信号。另外，多路(复用)器335的控制输入端CT接收基本输入/输出系统BIOS 315输出的识别信号REC，多路器335在识别信号REC的控制下，选择将第一组输入信号ADD1，CTL1或第二组输入信号ADD2，CTL2输出到存储器模块插槽313。
基本输入/输出系统315电连接到多路(复用)器335的控制输入端CT。当系统开机时，BIOS 315会读取安插在存储器模块插槽313上的DIMM317中的序列存在检测存储器SPD的数据，故可以得知所插入的DIMM317是无缓冲DIMM还是寄存DIMM。然后，BIOS 315将输出一个识别信号REC到多路(复用)器335的控制输入端CT。而根据此识别信号，多路(复用)器335可以输出符合插入的DIMM317类型的信号。所以，当插入的DIMM317是寄存DIMM时，多路(复用)器335即将第一地址信号ADD1与第一控制信号CTL1输出到存储器模块插槽313。如果使用者插入的是无缓冲DIMM，多路(复用)器335即将第二地址信号ADD2与第二控制信号CTL2输出到存储器模块插槽313。这样的话，虽然插上的是无缓冲DIMM，但也可以和仅支持寄存DIMM的芯片组305的时序同步，系统仍可以正常工作。所以利用本控制电路，可达到在仅支持寄存DIMM芯片组305的系统中，选择使用有寄存器DIMM或是无缓冲DIMM。
综上所述，虽然本发明已以较佳实施例揭示如上，然而，其并非用以限定本发明，任何熟悉本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此，本发明的保护范围应以所附的权利要求范围所界定的为准。
权利要求
1.一种在仅支持寄存DIMM芯片组的系统上提供可使用无缓冲DIMM的控制电路，用以接收该支持寄存DIMM芯片组输出之一第一地址信号与一第一控制信号，该控制电路并接收用以识别一DIMM类型之一识别信号，其中该DIMM是置于一存储器模块插槽，该控制电路包括一缓冲模块，用以接收该第一地址信号与第一控制信号，并可输出一第二信址信号与一第二控制信号；其中，该控制电路在该识别信号的控制下，选择将该第一地址信号与第一控制信号或该第二地址信号第二控制信号输出至该存储器模块插槽。
2.如权利要求1所述的控制电路，其中该缓冲模块还包括一寄存器模块(registers)与一时钟缓冲器(clock buffer)。
3.如权利要求1所述的控制电路，其中该支持寄存DIMM芯片组还输出一数据信号至该存储器模块插槽。
4.如权利要求3所述的控制电路，其中该数据信号系经由一数据总线输出至该存储器模块插槽。
5.如权利要求1所述的控制电路，其中当该DIMM为一寄存DIMM时，藉由该识别信号的控制将输出该第一地址信号与第一控制信号至该存储器模块插槽。
6.如权利要求1所述的控制电路，其中当该DIMM为一无缓冲DIMM时，藉由该识别信号的控制将输出该第二地址信号与第二控制信号至该存储器模块插槽。
7.如权利要求1所述的控制电路，其中该识别信号系储存于基本输入/输出系统。
8.如权利要求1所述的控制电路，还包括一控制模块，包括一第一输入端、一第二输入端与一控制输入端，其中该第一输入端用以接收该第一地址信号与第一控制信号，该第二输入端用以接收该第二地址信号与第二控制信号，该控制输入端用以接收该识别信号，该控制模块是在该识别信号的控制下，选择将该第一地址信号与第一控制信号或该第二地址信号与第二控制输出至该存储器模块插槽。
9.如权利要求8所述的控制电路，其中当该DIMM为一寄存DIMM时，该识别信号控制模块输出该第一地址信号与第一控制信号至该存储器模块插槽。
10.如权利要求8所述的控制电路，其中当该DIMM为一无缓冲DIMM时，该识别信号控制该控制模块输出该第二地址信号与第二控制信号至该存储器模块插槽。
11.如权利要求8所述的控制电路，其中该控制模块为一多路器。
12.如权利要求1所述的控制电路，还包括一通道模块，用以接收该第一地址信号与第一控制信号，该通道模块更包括一第一控制输入端，其用以接收该识别信号以决定是否输出该第一地址信号与该第一控制信号至该存储器模块插槽；其中，该缓冲模块还包括一第二控制输入端，其用以接收该识别信号以决定是否输出一第二地址信号与一第二控制信号至该存储器模块插槽。
13.如权利要求12所述的控制电路，其中当该DIMM为一寄存DIMM时，该识别信号关闭该缓冲模块并控制该通道模块输出该第一地址信号与第一控制信号至该存储器模块插槽。
14.如权利要求12所述的控制电路，其中当该DIMM为一无缓冲DIMM时，该识别信号关闭该通道模块并控制该缓冲模块输出该第二地址信号与第二控制信号至该存储器模块插槽。
15.一种在仅支持寄存DIMM芯片组的系统上提供可使用无缓冲DIMM的控制电路，用以装设在一主机板上，该主机板至少包括一中央处理器；一支持寄存DIMM芯片组，其以一前端总线与该中央处理器连接，并经由一地址总线与一控制总线，分别输出一第一地址信号与一第一控制信号；一存储器模块插槽，其用以与一双列直插式存储器模块(DIMM)结合，其中，该DIMM包括有一序列存在检测(Serial Presenct Detect，SPD)存储器，其用以储存该DIMM之模式；以及一基本输入/输出系统，其于开机时，请取该SPD所储存之该DIMM之模式并输出一识别信号；该控制电路包括一缓冲模块，用以接收该第一地址信号与第一控制信号，并可输出一第二地址信号与一第二控制信号；其中，该控制电路在该识别信号的控制下，选择将该第一地址信号与第一控制信号或该第二地址信号与第二控制信号输出至该存储器模块插槽。
16.如权利要求15所述的控制电路，其中该缓冲模块还包括一寄存器模块与一时钟缓冲器。
17.如权利要求15所述的控制电路，还包括一控制模块，包括一第一输入端、一第二输入端与一控制输入端，其中该第一输入端用以接收该第一地址信号与第一控制信号，该第二输入端用以接收该第二地址信号与第二控制信号，该控制输入端用以接收该识别信号，该控制模块是在该识别信号的控制下，选择将该第一地址信号与第一控制信号或该第二地址信号与第二控制信号输出至该存储器模块插槽。
18.如权利要求17所述的控制电路，其中当该DIMM为一寄存DIMM时，该识别信号控制该控制模块输出该第一地址信号与第一控制信号至该存储器模块插槽。
19.如权利要求17所述的控制电路，其中当该DIMM为一无缓冲DIMM时，该识别信号控制该控制模块输出该第二地址信号与第二控制信号至该存储器模块插槽。
20.如权利要求15所述的控制电路，还包括一通道模块，用民接收该第一地址信号与第一控制信号，该通道模块更包括一第一控制输入端，其用以接收该识别信号以决定是否输出该第一地址信号与该第一控制信号至该存储器模块插槽；其中，该缓冲模块还包括一第二控制输入端，其用以接收该识别信号以决定是否输出一第二地址信号与一第二控制信号至该存储器模块插槽。
21.如权利要求20所述的控制电路，其中当该DIMM为一寄存DIMM时，该识别信号关闭该缓冲模块并控制该通道模块输出该第一地址信号与第一控制信号至该存储器模块插槽。
22.如权利要求20所述的控制电路，其中当该DIMM为一无缓冲DIMM时，该识别信号关闭该通道模块并控制该缓冲模块输出该第二地址信号与第二控制信号至该存储器模块插槽。
全文摘要
本发明提出了一种在仅支持寄存双列直插式存储器模块(Dual In－Line Memory Modules,DIMM)的芯片组的系统中,提供可使用无缓冲DIMM的控制电路,该控制电路包括缓冲模块和控制模块,并在识别信号的控制下,选择不同的地址信号和控制信号输出到该存储器模块插槽,以满足不同的DIMM的使用,应用上灵活、方便,且使用成本较低。
文档编号G06K19/077GK1341910SQ0012378
公开日2002年3月27日 申请日期2000年9月6日 优先权日2000年9月6日
发明者曾仁明 申请人:华硕电脑股份有限公司