专利名称：串扰分析方法、利用串扰的电子线路装置的设计和制造方法、以及用于该目的的电子电路 ...的制作方法
技术领域：
本发明涉及半导体集成电路装置、及将其装配于印刷电路板上的电子电路装置的多个邻接配线间的串扰分析方法、延迟时间计算方法以及利用该方法的电子电路装置的设计和制造方法等。
背景技术：
迄今为止，在实现逻辑电路时，采用在将称为电路元或电路块(也称为电路单元)的具有一定逻辑功能的大小电子电路配置于半导体集成电路芯片上或组件内或基板上之后，利用金属配线将各电路元或电路块的输入输出端子进行连线的方法。
如果可将作为设计对象的半导体集成电路芯片、组件模块、基板上系统以更小的面积实现，在经济上有利，所以希望上述电路元或电路块及配线的集成密度或装配密度尽可能加大。因此，在半导体集成电路中开展加工技术微细化，并且在装配技术中开展组件内装配及基板装配的高密度化。可是，由于在很小区域内容纳多个元件及配线，产生了各种问题。问题之一是信号串扰的问题。
所谓的信号串扰，就是在多个配线配置于物理上接近的位置时在配线之间产生的信号干涉。一般，集成电路及系统设计成为可以按照规格给出的目标频率动作，电路应该处理的功能在规定的延迟时间内结束。
此时，如不考虑上述串扰进行设计，因为忽略了信号干涉的影响产生的延迟时间的变化，会导致半导体集成电路芯片及系统不以目标频率动作的情况。为避免这种事态，需要一种精度高的串扰劣化延迟时间分析方法。
关于这种串扰分析方法，公开在日本特开平7-98727、特开平11-40677及特开平11-154709中。
上述的现有技术，作为串扰分析方法是有效的，但由于是以限制条件为基础，在应用于上述的微细且大规模电子电路装置的实际设计有各种制约，应用于实际的复杂电子电路装置的设计有困难。
例如，对于邻接配线的信号跃变时刻有制约，可以举出的例子有关注配线中的信号到达时刻和邻接配线中的信号到达时刻的组合对延迟时间影响很大。另外，作为其他的制约，还可以举出各配线的信号到达时刻随其输入模式动态地改变，特别是在存在多个邻接配线的高速且大规模电子电路装置中的串扰引起的延迟时间难以高精度高效率地计算。本发明的目的在于为解决这一课题提供一种新的串扰分析方法，从而可以以更高的速度更现实而且效率更好地设计制造大规模电子电路装置。
更具体说来，本发明的目的在于提供一种以有多个配线相对一个关注配线邻接配置的电子电路装置为对象，对这些多个邻接配线对关注配线的串扰导致的复杂的延迟时间劣化进行高精度高效率计算的方法。
发明内容
如上所述，串扰分析方法中的困难在于由于信号到达时刻导致的其影响的改变。
在这方面，本发明人等在Proceedings of IEEE InternationalASIC/SOC Conference 1999，p9-13“Cross-talk Delay Analysis usingRelative Window Method”(下面称其为RWM或参考文献1)中提出一种解决这种制约的新的分析方法。
即，如图1所示，作为进行延迟时间分析的对象的配线3(以下称其为关注配线或受害配线)的信号到达时刻(以下称其为VSAT受害信号到达时刻)和给予该干涉的配线4(以下称其为ASAT邻接配线或攻击配线)的信号到达时刻(ASAT攻击信号到达时刻)的定时的不同可导致延迟时间的种种变化，会造成延迟时间劣化(下面将其大小称为延迟时间劣化值)。
另外，此处，如图1的左侧所示，特意处理到达配线节点的信号是相互异相的关系的场合。如两信号为同相关系，基本考虑方法也相同，但同相的场合比异相的场合延迟时间小。
在此参考文献1中，为处理信号到达时刻产生的影响，利用以VSAT为基准对ASAT进行相对计算的信号到达时刻(以下称其为RSAT相对信号到达时刻)。此处，如图2所示，对相对信号到达时刻RSAT作为横轴的延迟时间劣化值的曲线或图表，预先通过驱动受害配线和攻击配线的驱动电路(例如，NAND门的输出驱动电路)的各个组合进行研究，对实际产生的各个实例引用此曲线或图表计算延迟时间劣化值。
此外，使此问题变得困难的一点是VSAT和ASAT本身是动态地随着到达信号的输入模式(包含通路)而改变。图3示出这一点。例如，在某个输入模式的变化中，信号从输入节点in1经节点n1传播到节点n2，在此场合在节点n2的信号到达时刻为0.40ns。但是，在另外的输入模式变化中，信号从输入节点in3传播到节点n2，在此场合在节点n2的信号到达时刻为0.10ns，从先前的值改变了。由于这种理由，因为RSAT值不能单值地确定，不能单纯地应用图2的劣化曲线或图表。
在参考文献1中，对于这一问题是采用称为相对窗口(RelativeWindow)的概念来处理。
图4(a)、(b)、(c)示出该方法。由于VSAT和ASAT随着输入模式而动态地改变，作为某1点的时刻得不到。所以，如图4(a)所示，首先，将VSAT和ASAT作为保持有各信号实际到达的可能性的某一时间范围(或宽度)窗口进行计算。并将其分别称为VSAT窗口和ASAT窗口。
其次，RSAT，由于不能单值地确定，所以代之以，如图4(b)所示，将RSAT作为保持有宽度的窗口(以下称其为相对窗口(RelativeWindow))进行计算。此处，所谓相对窗口，是指从RSAT最小时变为RSAT最大时的范围。RSAT最小是在ASAT变为最小时VSAT变为最大时。另一方面，RSAT最大是在ASAT变为最大时VSAT变为最小时。就是说，Min(RSAT)＝Min(ASAT)-Max(VSAT)、Max(RSAT)＝Max(ASAT)-Min(VSAT)。
于是，如图4(c)所示，利用如此得到的相对窗口RSAT和预先研究的上述劣化值曲线或图表，通过得到相对窗口RSAT的范围内的最坏延迟劣化值，可以求出定量化的延迟时间劣化值。
这样求出的延迟时间劣化值，与实际电路的模拟结果非常符合，其精度高。
但是，一般，在搭载于大规模半导体集成电路及基板上的电子电路装置的配线部分中，针对关注配线的邻接配线的数目不一定只限于1个。就是说，会出现多个邻接配线对1个关注配线发生串扰的情况。
不过，可以了解，在这种多个邻接配线对1个关注配线的场合，应用参考文献1的串扰分析方法时会有问题发生。
下面，利用图5(a)至(d)，以对1个关注配线存在2个邻接配线的场合为例，根据本发明人实际计算的分析方法对这一问题予以说明。
图5(a)，在时间轴上示出的是1个关注配线和2个邻接配线的信号到达时刻的范围(以下称其为VSAT、ASAT1、ASAT2)。在图5(b)及图5(c)中，以纵轴表示延迟劣化值，分别示出对各邻接配线上述1个关注配线和各邻接配线之间的延迟时间劣化值的范围(以下称其为串扰范围)和相对窗口的关系。
首先，对各邻接配线，利用参考文献1的分析方法计算延迟时间的劣化值，从图5(b)及图5(c)的延迟劣化值特性图可得出第1邻接配线(攻击配线1)和关注配线(受害配线)之间的最坏场合的延迟时间劣化值DD1或第2邻接配线(攻击配线2)和关注配线(受害配线)之间的最坏场合的延迟时间劣化值电容器单元2。
其次，如图5(d)所示，将对各邻接配线得到的最坏延迟时间劣化值相加而求出全部邻接配线的延迟时间劣化值的总和值(DD(总)＝ΣDDi＝DD1+DD2)。如进行如上的计算，即使是存在多个邻接配线的场合，也可以估计出延迟时间劣化值，但这一方法存在如下的问题。
即，有可能出现延迟时间劣化值比实际上引起的最坏值更大得多的值的场合。对此点利用上述图5予以说明。
此处，如图5(a)所示，受害配线和攻击配线1引起最坏场合的条件是Tv1＝5.0ns时，受害配线和攻击配线2引起最坏场合的条件是Tv2＝7.5ns时。如上所述，将各最坏场合的延迟时间劣化值相加意味着假定这2个条件同时出现。的确，如果考虑对这样的关注配线和邻接配线相互配线对的延迟时间劣化值的最坏场合同时产生，则该延迟时间劣化值的总和值最坏。可是，实际上，这两个条件不会同时发生。其原因是因为在2个场合受害配线是同一配线，信号到达时刻VSAT不能同时取无关系的2个不同值(即使是信号的传播时间差存在，也不能取完全无关的值)。
如这样考虑，假设在各邻接配线和关注配线之间的最坏场合同时发生的上述方法，由于考虑了实际上不会出现的场合，就会计算出比需要更大的延迟时间劣化值。这种状况，特别是在邻接配线数目多的场合成为深刻的问题。
本发明，可在这样存在多个邻接配线的场合，并且在依赖输入模式变化(也包含通路变化)的关注配线、邻接配线各自的信号到达时刻动态地变化的场合，提供对串扰引起的延迟时间劣化值进行精度和效率更高的分析方法。
本发明，更具体说，可在对1个关注配线有多个邻接配线施加的串扰引起的延迟时间劣化进行计算时，提供可以将实际的电子电路的动作上不会出现的过分的延迟时间的余量缩小而进行电子电路装置的设计和制造的设计方法。
在本申请中公开的发明中，可简单地说明其具有代表性的概要如下。
即，本发明，提供一种可在对1个关注配线(受害配线)存在多个邻接配线(攻击配线)的场合，并且在依赖信号的输入模式变化(包含通路变化)的关注配线、邻接配线各自的信号到达时刻动态地变化的场合的串扰引起的延迟时间劣化值的分析方法(为与上述的RWM区别，称其为MA-RWM(多攻击配线相对窗口法))。
在延迟时间劣化的分析中，由于只是单纯应用参考文献1所示的方法而未考虑作为绝对时刻的VSAT，本来不会出现的场合也包含在分析中，而在本发明中，由于将这种实际上不会出现的场合排除，在各邻接配线中的信号到达的动态变化可分别求出影响特定的关注配线的延迟时间劣化特性，通过将这些延迟时间劣化特性，在以关注配线中的信号到达时刻为基础，进行相加，就可在存在多个攻击配线的场合高精度地分析串扰。
图1为示出由于由1个关注配线和1个邻接配线组成的2个配线的信号到达时刻(VSAT、ASAT)的组合产生的变化的延迟时间劣化的示图。
图2为示出依赖相对信号到达时刻(RSAT)的延迟时间劣化的特性图。
图3为示出依赖输入模式变化(信号传播通路变化)的信号到达时刻的变化的示图。
图4(a)～(c)为示出利用RSAT的窗口的延迟时间劣化分析步骤的示图。
图5(a)～(d)为说明对多个邻接配线对1个关注配线产生的串扰的分析的示图。
图6为示出本发明的串扰分析的步骤的示图。
图7(a)～(f)为用来说明本发明的串扰分析方法的示图。
图8(a)～(f)为用来说明本发明的另一串扰分析方法的示图。
图9为用来说明利用本发明的延迟时间劣化的分析方法的半导体集成电路或基板电路的设计系统的示图。
图10(a)～(d)为用来说明本发明的实施方式的示图。
图11(a)～(f)与图10一起为用来说明本发明的实施方式的示图。
图12(a)、(b)为用来说明本发明的另一实施方式的示图。
图13(a)～(f)为用来说明本发明的再一个实施方式的示图。
图14(a)～(c)为用来说明本发明的又一个实施方式的示图。
图15为用来说明本发明又一个实施方式的示图。
图16(a)、(b)为说明本发明中应用的库信息的示图。
图17(a)～(d)为用来说明本发明又一个实施方式的示图。
图18为用来说明本发明的设计系统及其中应用的显示器显示的示例的示图。
图19为用来说明本发明的另一个设计系统及其中应用的显示器显示的示例的示图。
图20为用来说明本发明的效果的比较实际电路的模拟结果的特性图。
图21为用来说明攻击配线为3根的场合应用本发明的示例电路图。
图22(a)～(c)为用来说明在图21的示例中应用本发明的场合的效果的示图。
图23为用来说明本发明的效果的实测特性图。
具体实施例方式
下面利用图6及图7(a)～(f)对多个配线与1个关注配线邻接的场合的串扰分析方法的本发明的实施方式予以说明。
通过考虑关注配线(受害配线)的信号到达时刻VSAT的分析，对实际上产生的各个VSAT，即以在关注配线中产生的信号到达时刻为基础，可以求出由多个邻接配线(攻击配线)引起的延迟时间劣化的最坏场合，由此可以回避使用不会同时出现的多个VSAT的状况。
首先，在步骤1中，如图6的步骤601所示，将确定作为对象的电子电路装置的逻辑输入和逻辑输出之间的逻辑关系的逻辑电路块或逻辑电路元的连接信息和连接这些的使用的配线的物理空间信息输入到延迟时间的计算系统。
其次，在步骤2中，如图6的步骤602所示，在逻辑电路中的至少一个节点上的信号到达时刻的计算中，计算该节点的信号到达时刻可取的范围。在这一步骤中，例如，可通过执行下面的(b-1)～(b-4)的手续进行计算。
(b-1)计算或检索从信号到达时刻已知的节点到关注节点信号通过的逻辑电路元或逻辑电路块的输入输出之间的延迟时间的步骤。
(b-2)计算或检索在和上述(b-1)同一通路中，连接各逻辑电路块或逻辑电路元之间的配线部分的延迟时间的步骤。
(b-3)将在上述(b-1)及(b-2)的步骤中得到的延迟时间的总和与作为通路的始点的已知的信号到达时刻相加作为关注节点的信号到达时刻的步骤。
(b-4)分别对各个信号传播通路执行上述(b-1)、(b-2)、(b-3)的步骤，计算关注节点的信号到达时刻可取的范围的步骤。
此外，在步骤3中，如图6的步骤603所示，从在上述步骤1中输入的配线的物理空间信息中，根据规定的条件，抽出与属于在上述步骤2中关注的节点的配线相邻接的配线。
作为此步骤3中的规定条件，例如，可以使用邻接并行的配线长度。在关注配线和邻接配线之间的单位长度的电容耦合及电感耦合大的场合，并行长度的条件可以设定为短些，另一方面，单位长度的电容耦合及电感耦合小的场合，并行长度的条件可以设定为长些。此外，在驱动邻接配线的驱动电路的驱动功率，即负载驱动能力，较规定的驱动功率大的场合，全部可看作是邻接配线；反之，在驱动电路的驱动功率较规定的驱动功率小的场合，也可从邻接配线的对象中排除。
此外，在步骤4中，如图6的步骤604所示，利用在执行上述步骤2得到的关注节点的信号到达时刻的范围，执行下述的(d-1)～(d-4)的步骤，计算考虑到邻接的配线的影响的关注节点的信号到达时刻的劣化值。
(d-1)对在上述关注配线的驱动电路和在上述(c)的步骤中抽出的邻接配线的驱动电路的组合，通过电路模拟计算典型的(或代表性的)条件的串扰引起的延迟时间劣化值，并利用和关注节点的邻接节点的信号到达时刻的相对时间差将其作为可检索的数据形式进行保持的步骤(图6的步骤6041)。
(d-2)计算在上述(c)的步骤中抽出的邻接配线所属的信号到达时刻的范围的步骤(步骤042)。
(d-3)将在上述(d-2)的步骤中计算出的邻接节点的信号到达时刻的范围变换为以关注节点的信号到达时刻为基准的相对的信号到达时刻的范围，在该相对的信号到达时刻的范围中的上述(d-1)的步骤中得到的延迟时间劣化值数据之中选出最大值，并将其作为关注节点的各个信号到达时刻的可检索的数据形式进行保持的步骤(步骤6043)。
(d-4)对于关注配线和邻接的多个配线的组合，在每个关注节点的信号到达时刻，即以在关注节点的信号到达时刻为基准，将保持于上述(d-1)的步骤中的各个延迟时间劣化值互相相加，并将其作为关注节点的各个信号到达时刻的延迟时间劣化值进行保持的步骤(步骤6044)。
另外，上述(d-1)的步骤，最好是根据使用的驱动电路的种类及驱动功率分类，预先计算好并以库的形式保存。这种库，如存储于计算器上的存储媒体中，在每个个别设计的延迟时间劣化的分析中，可以在检索数据后即刻利用。另外，这种库，在称为所谓的“标准单元丛书”及“门阵列丛书”的“硅铸造服务(silicon foundry service)”的“数据手册”等中也有记载。
此外，每个设计的实际遭遇的案例与从库取得的条件一般是不完全一致的。所以，库的信息，最好是根据遭遇的条件修正使用。例如，在遭遇的条件中的并行长度为取得库的条件的并行长度的一定倍数(当然不一定需要是整数倍，实数倍就可以)，在库中记述的延迟劣化值可以乘以该一定倍数。这种修正不一定需要以同一比率进行，也可以利用多个实验值符合得很好的计算式进行修正。
另外，关于取得库的条件，也可以不一定是一个条件。为了模仿遭遇的条件，也可以考虑将以多个条件取得的库组合使用。下面，利用图7(a)～(f)具体说明如从(d-2)到(d-4)所示的将延迟时间劣化值作为绝对时刻的VSAT考虑进行计算的步骤。
图7(a)与图5所示的相同，示出在时间轴上的关注配线和2个邻接配线引起的信号到达时刻及其范围(下面记为VSAT、ASAT1、ASAT2)。
图7(b)及(c)，是横轴表示相对信号到达时刻RSAT，纵轴表示延迟时间劣化值的各个邻接配线和关注配线之间的延迟时间劣化特性曲线，在关注配线和2个邻接配线各个之间，在上述VSAT最小时(即，在图7(a)的Tv1＝5.0ns时)产生延迟时间劣化的相对信号到达时刻RSAT所取的范围(RSAT窗口)以粗线示于同图的下部。
此外，关于随着VSAT的增加，RSAT的窗口如何动作，以箭头示于同图的下部。就是说，图7(b)、(c)的下部左侧的粗线示出VSAT最大时(即在图7(a)的Tv2＝7.5ns时)，各个RSAT所取的范围(RSAT窗口)。
此处，为了容易理解起见，叙述的是在VSAT的最小时刻和最大时刻的RSAT所取的范围，但正如同图中以箭头表示省略那样，扫描VSAT的全范围时在VSAT的实时每一刻(即信号到达受害配线的每一时刻)RSAT的范围(RSAT窗口)可以算出。
图7(d)及(e)，以横轴表示VSAT的绝对时刻(即在关注配线上取的信号到达时刻)，在纵轴上表示上述各VSAT的每一时刻的RSAT的窗口中的延迟时间劣化的最坏值，各个邻接配线(攻击配线1及2)影响关注配线(受害配线)的延迟时间劣化特性以VSAT的实时刻为基础进行表示。
图7(f)是对全部邻接配线(此处是对攻击配线1和攻击配线2)，将这些延迟时间劣化值特性以VSAT的绝对时刻(即在关注配线上取的信号到达时刻)为基准重叠相加的曲线。
通过利用如此得到的曲线(f)求得VSAT窗口内的延迟时间劣化值的最坏值(在此示例中为DD2)，可得到延迟时间劣化值(DD总2)。
此处，不将先前所述的本来不能并存的两个VSAT的时间的最坏劣化相加，可以求出对实际上可产生的一个VSAT的劣化值。
由此，利用本发明的方法计算出的延迟时间劣化值(DD总2)与利用现有的方法得到的延迟时间劣化值(DD总＝DD1+DD2)相比较更小，精度得到改进。此处，为确认此方法的有效性，对于具有来自上述两个攻击配线的串扰的实际的电子电路中的延迟时间劣化，和利用电路级上的模拟产生的测定结果进行比较说明。该结果示于图20，从同图可知，利用本发明的MA-RWN算出的延迟时间劣化值的曲线与实际电路模拟结果的符合极佳。
此外，因为在每个VSAT信号到达时刻，都可得到延迟时间劣化值，所以在延迟时间劣化值变为最大的场合，看作是向次级的电路块及电路元传送的信号时，也可以理解说必定不是最坏的场合。就是说，看作是向次级传送的信号的最坏的场合，可以说是关注配线的信号到达时刻(VSAT)和延迟时间劣化值之和变为最大的场合，这是可以理解的。
此外，以下对利用本发明的上述方法在计算器上高效地处理分析串扰引起的延迟时间劣化值进行说明。
延迟时间劣化曲线或图表，以图2这样的相对信号到达时刻RSAT和给出延迟时间劣化值的对应的点列表示。由于为了利用它生成图7的(d)、(e)、(f)的曲线信息，必须进行点列数那末多的计算，需要很多计算时间。因此，如利用上述本发明进行考虑到串扰的延迟时间分析，令人担心计算时间会随着作为对象的电路规模而膨胀。
解决这一点的方法如图8(a)～(f)所示。图8(a)与图7(a)一样示出VSAT和ASAT1、ASAT2的窗口关系。图8的(b)及(c)，代替如图7的(b)及(c)那样以点列表示延迟时间劣化图表，是以几根直线对其近似，在同图中，示出决定直线的几个特征点。
图8(d)、(e)及(f)，与图7(d)、(e)及(f)一样，以横轴表示VSAT的绝对时刻(即在关注配线上取的信号到达时刻)，在纵轴上表示上述各VSAT的每一时刻的RSAT的窗口中的延迟时间劣化的最坏值及这些相加结果，与图8的(b)及(c)一样，只求出决定直线的几个特征点处的值，将其以直线连接而生成。
这样，由于不需要为得到延迟时间劣化值而对多个点列进行相加，使用计算机的计算可以高速进行。另外，取得在VSAT范围中的最坏值的检索，也由于以直线给出的值的加法运算结果为最大的可能性存在是只在特征点处的一种性质，所以就可以只检索特征点，因此可以实施高速检索处理。
此外，本发明，如图9实所示，利用具备运算处理装置、存储装置、人机接口的自动设计装置901，不仅可以如上所述那样，如在902中所示，计算延迟时间劣化值及延迟时间本身，还可以利用在那里取得的信息，如903所示，通过变更逻辑电路的构成，变更配置及配线的位置，提供性能比现在更优异的电路及系统。
另外，本发明的其他目的和新的特征同样可从以下的实施方式而了解。下面参照附图对本发明的各种实施方式予以说明。
实施方式1利用图10(a)～(d)及图11(a)～(f)进行说明。
在图10(a)中，示出逻辑电路以配线进行物理连接的状态。此处门电路g2的输出配线(与节点E对应)与另外2个门电路(g5及g6)的输出的2个配线(与节点J和节点N对应)相邻接，由此对1个关注配线(受害配线)1003有多个(图中为2个)邻接配线(攻击配线)1004及1005对其产生串扰(1001及1002)。
此处关注配线和邻接配线的并行长度由图10(b)给出。另外，在系统整体的设计上的制约中，从节点A到节点F的信号延迟时间设定为1.7ns。另外，各门电路的输入输出之间的信号延迟时间由图10(c)给出。
首先，在假定不存在串扰的场合，如图10(a)中的各节点的信号到达时刻，则如图10(d)所示。
此处，例如，如对作为关注配线的节点E观察其信号到达时刻，其最小信号到达时刻为0.6ns，最大信号到达时刻为1.2ns。这样，不能单值确定信号到达时刻的理由与先前说明的相同。同样，作为邻接配线的节点J及N也观察其信号到达时刻，其信号到达时刻也不能单值地确定，保持有最小信号到达时刻和最大信号到达时刻之间的范围(或时间宽度)的窗口。
其次，利用图11(a)～(f)对利用这些信号到达时刻信息计算串扰产生的延迟时间劣化的步骤予以说明。
首先，在图11(a)中，根据图10(d)的信息，示出关注配线(节点E)的信号到达时刻(VSAT)和2个邻接配线(节点J和节点N)的信号到达时刻(ASAT1及ASAT2)的窗口。
此外，如图11(b)所示，对驱动关注配线和邻接配线的2个输入NAND电路和2个输入NOR电路对，假设典型的(代表性的)邻接并行长度为500μm时的相对信号到达时刻RSAT和延迟劣化值的关系曲线或图表可作为库给出。这样，最好是将邻接并行长度作为参数形成电路数据。另外，如在后述的实施方式中所说明的，最好是在设定多个相异的邻接并行长度后将该时的RSAT及延迟时间劣化值的数据作为电子电路库预先通过实验及电路模拟等给出。
另外，在图11(c)中，对驱动关注配线和邻接配线的2个输入NAND电路和2个输入OR电路对，图示给出同样的库，但由于此处图10(a)的电路的配线的实际的邻接并行长度为400μm，就将登录到以邻接并行长度500μm为条件作成的库的延迟劣化值的曲线缩小修正成为400μm的场合的值并以点线示出。此外，在(b)、(c)两曲线的下部，VSART最小时的相对信号到达时刻的窗口移动到VSAT最大时的窗口的样子利用箭头表示。此时，在VSAT可取的范围中，在每个VSAT的窗口范围中的最大延迟劣化值示于图中，为图11(d)～(e)。另外，(d)、(e)分别表示由邻接配线1、2的到达信号给予邻接配线的信号的延迟时间劣化特性。
以这些多个(d)、(e)的特性作为VSAT的绝对时刻或实时刻(即关注配线中的信号到达时刻)的基准叠加，同一VSAT中的，即VSAT的实时刻的延迟时间劣化值相加的结果为图11(f)。
这样得出的延迟时间劣化值的最大值，从(f)的特性图可看到，是VSAT＝1.0ns时的0.325ns。
此结果，在假定不存在串扰时在节点F的延迟时间为1.5ns，因为通过上述计算求出的延迟时间劣化的最大值为0.325ns，在考虑到此场合的串扰的场合的F点的延迟时间为1.5ns+0.325ns＝1.825ns，可知这不满足设计制约的1.7ns。
此外，如可以进行更详细的分析，因为已知在本发明中，每个VSAT的延迟时间劣化值如图11(f)所示，如利用之可了解到如下的情况。
就是说，由于在上述场合的节点E的VSAT为1.0ns，将其增加0.325ns成为1.325ns，在节点F的延迟时间加上0.3ns成为1.625ns。另一方面，在VSAT＝1.1ns时，因为延迟时间劣化值，由图11(f)，为0.3ns，在节点E的VSAT增加0.3ns变成为1.4ns，在节点F的延迟时间增加0.3ns变成为1.7ns。另外，因为在VSAT＝1.2ns时，延迟时间劣化值，由图11(f)，为0.233ns，在节点E的VSAT增加0.233ns变成为1.433ns，在节点F的延迟时间增加0.3ns变成为1.733ns。
由此可知，由串扰引起的节点F的最大制约违反在VSAT＝1.2ns时为1.733ns-1.7ns＝0.03ns。
所以，如上所述，由于设计者，通过利用本发明，在存在串扰时，可以在实际的半导体电路及基板上的电路作成之前一起了解到设计的电路，在设计制约时间内，不能正确地完成工作及其定量的违反值，所以可以削减实际LSI的设计及制造的所需要的时间、费用及修改设计所需要的时间、费用。
实施方式2下面以在上述实施方式1中算出后对配线进行修正的场合为例，根据图12(a)、(b)及图13(a)～(f)进行说明。
图12(a)的电路与图10(a)中示出的电路相同。首先，如在实施方式1中说明的，通过对串扰引起的延迟时间劣化值的分析，可知此电路不满足制约条件。
此处，为了修正对此制约条件的违反，关注和第2邻接配线的串扰1201，如图12(b)所示，在邻接配线中插入用来使信号到达时刻延迟的门电路1203及1204而使电路变形或修正。关于这种变形或修正如何解消制约条件违反，利用图13(a)～(f)进行说明。
在图13(a)中示出利用上述电路变形使第2邻接配线节点P的信号到达时刻发生改变的样子。据此，在图13(c)的下部的RSAT的窗口的动作和图13(e)的每个VSAT的延迟时间劣化值特性图都发生变化。
于是，如将来自两个邻接配线的串扰引起的延迟时间劣化值以关注配线上的信号到达时刻为基础进行叠加，就得到图13(f)。此处的最大延迟时间劣化值为0.2ns，由此可知，考虑到串扰的场合的F点上的延迟时间变为1.5ns+0.2ns＝1.7ns，可以满足当初的设计上的制约条件。
另外，如需要进行更详细的分析，因为在上述最大的延迟时间劣化值的场合的节点E的VSAT为1.0ns，将其增加0.2ns变为1.2ns，在节点F的延迟时间劣化值是加上0.3ns变为1.525ns，可以满足制约条件1.7ns。
另外，因为在VSAT＝1.2ns时，延迟时间劣化值，由图13(f)，为0.175ns，在节点E的VSAT增加0.175ns变成为1.375ns，在节点F的延迟时间增加0.3ns变成为1.675ns。由此可知，受到串扰的节点F，可以满足制约条件1.7ns。
这样，利用本发明的分析方法计算出延迟时间后，将引起制约违反的邻接配线的信号到达时刻在时间轴上移动，问题的解决很容易就可以变为可能。
在时间轴上移动信号到达时刻的方法，可以采用的有各种方法。例如，可以如上述示例那样插入延迟用门电路，也可以是由电阻和电容组合的所谓的延迟元件。此外，也可以将用作驱动电路的门电路位置移动，通过有意识地配置于距串扰远的部分，可以使信号到达时刻推迟。另外，也可以在关注配线的信号传播通路上插入延迟元件。
例如，如将图14(a)所示的电路变形或修正为图14(b)或(c)中那样的电路，则从上面的说明可知，由表示对各个VSAT的延迟时间劣化值特性的曲线可削减延迟时间劣化量。
实施方式3此外，利用本发明的串扰分析方法可实现具有对由来自多个邻接配线的串扰的影响引起的延迟时间劣化进行分析的优异特性的半导体集成电路、组件内电路、印刷基板电路，利用图15对其示例进行了说明。如同一图中的1505及1506所示，在半导体集成电路的场合，串扰可由逻辑电路元间的配线及电路块间的配线引起，在组件内电路中。在将多个芯片在组件内进行连接时，在转写配线间可引起串扰。另外，如同一图中的1507及1508所示，在印刷基板上的电路中或半导体组件间的配线及个别元件之间的配线中也同样可引起串扰。
在这种场合，根据本发明，可以制作将考虑到串扰的延迟时间在DATA手册等之中作为规格数据记载的半导体集成电路、组件内电路、基板上电路。于是，还可以利用上述方法将上述种种串扰的影响减低并以在图15的下部左侧的电路图为代表所示的那样制作改良的半导体集成电路、组件内电路、基板上电路。
实施方式4下面，利用图16(a)、(b)，对将本发明的实施方式的项中说明的(d-1)步骤，即图6的步骤6041，预先进行实验和电路模拟并将其结果作为关于信号延迟特性的电子电路库记录保存于计算机可读的光盘及磁盘等记录媒体时的数据形式的示例，予以说明。
图16(a)记载的是关注配线(受害配线)的驱动电路NAND2门的驱动功率(负载驱动能力)为2倍力(level of drivability)，邻接配线(攻击配线)驱动电路NAND2门的驱动功率(负载驱动能力)为1倍力的场合的攻击配线的组合中的相对信号到达时刻和延迟时间劣化值的数据信息(库)的示例。另外，图16(b)记载的同样是关注配线(受害配线)的驱动电路NAND2门的驱动功率为1倍力，邻接配线(攻击配线)驱动电路反相器INV门的驱动功率为2倍力的场合的攻击配线的组合中的相对信号到达时刻和延迟时间劣化值的数据信息(库)的示例。
这样，构成配线与输出单元相连接的电路块和电路元(下面称其为电路单元)的输出级的驱动电路的负载驱动能力的各种组合的条件最好是附加于各个电路单元的库。
如上所述，取得库的条件不一定必须是一个，倒最好是多个条件。在图16(a)、(b)中，作为本发明的实施方式，示出的是针对邻接并行长度为500μm的条件和1000μm的条件的多个邻接并行长度取得的库。在实际遭遇的邻接并行长度，例如，处于500μm和1000μm之间的场合，可以以两者的库数据的插值形式求出延迟时间劣化值。这就可以避免，例如，在只以邻接并行长度为500μm的条件作为单独条件取得库的场合，在邻接并行长度与500μm差异很大的实际情况下无法正确计算延迟时间劣化值的问题。
作为生成图16的库的条件，也可以通过，在本发明所示的关注配线(受害配线)及多个邻接配线(攻击配线)中，改变与引起串扰的配线部分相比较，靠近驱动电路侧的配线长度(前行配线长度)或远离驱动电路侧(接收侧)的配线长度(后行配线长度)而取得库。图17(a)为示出没有前行配线长度和后行配线长度的场合取得库的情况的一个示例。与此相对，图17(b)示出的是将前行配线长度设定为某一长度取得库的场合。同样，图17(c)示出的是将后行配线长度设定为某一长度取得库的场合。
这样，如存在前行配线长度和后行配线长度，与其不存在的场合相比较，延迟时间劣化值有变大的倾向。图17(d)示出这种延迟时间劣化值的示例。如图17(a)这样前行配线长度及后行配线长度都不存在的场合的延迟时间劣化值，在图17(d)中以曲线1701给出。此时，如图17(b)这样前行配线长度及后行配线长度都存在的场合，延迟时间劣化值，在图17(d)中，一般如曲线1702，劣化量及劣化发生的范围扩大(或缩小)。
所以，例如，在使前行配线长度及后行配线长度发生多个变化而取得库时，则在必须对前行配线长度及后行配线长度不同的种种情况进行分析的场合，可以通过对曲线1701和1702插值的形式生成延迟时间劣化信息的特性曲线1703。
此外，如果可以将上述种种条件组合，并把更多的条件预先装备好，当然会更有效。
实施方式5另外，如果使用根据本发明的串扰分析方法的设计系统，设计者可以更简便地考虑串扰的影响计算延迟时间，可以完成用于避免或减小串扰的电路构成及系统构成。下面利用图18对这种例子进行说明。
例如，如该图所示，在存在多个攻击配线并且分别存在对关注配线的串扰的场合，与图9中的901中说明的计算机相结合的设计系统1801在其一个显示器的画面上，如在1802及1803所示，在进行延迟时间计算时，在将来自各个邻接配线的串扰引起的延迟时间劣化特性图分开显示的同时，如在1804中所示，将示出来自各个邻接配线的影响的合计值的特性图合并显示于上述画面是极为有效的。就是说，在以图7、图8、图11或图13的(d)～(f)中说明的VSAT的实时刻(即，在关注配线的信号到达时刻)为基础的延迟时间劣化值的多个特性显示于一个画面上。另外，根据需要，这些多个特性图也可显示于另外的画面上，但同一画面对设计者易于使用。
这样一来，设计者只要在包含动态信号到达时刻的变化的状态下知道各邻接配线对关注配线的影响的大小，就不仅易于找出应采取对策之场所，而且在对存在串扰之场所采取对策的场合(例如，利用图14的(a)～(c)所示的方法的场合和/或采用加大某一串扰场所的配线间距离的方法的场合等)，由于可以直接目视确认作为这些对策的结果的串扰引起的延迟时间劣化值的总和如何变化，可以以更短的时间高效地解决问题。
另外，在图19示出的另外的例子中，最好是可以在设计系统的显示器的画面(1901、1902、1903)中确认来自各个邻接配线(攻击配线)的串扰引起的延迟时间劣化的影响，作为库信息有何改变(同一图中的曲线1904、1907)，或其在前行配线长度的影响下如何变化(1905、1908)，在后行配线长度的影响下如何变化(1906、1909)。
如采用这种设计系统，如图18所示，不单可以了解各个攻击配线引起的串扰所造成的延迟时间劣化值，而且由于设计者可以了解其由于前行配线长度及后行配线长度而变大的信息，可以对其采取适当的对策。
另外，这种设计系统，不仅可以安装于不与因特网连接的独立的计算机内，也可以安装于经因特网等的网络联系的远方的计算机内。在这种场合，本发明中记载的延迟时间的分析及用来避免、降低串扰的处理在位于远方的计算机上执行，其输入和作为其输出的计算结果等可通过位于设计者一侧的计算机或显示及输入系统进行。
实施方式6以上对本发明的串扰分析方法(MA-RWM)及利用此方法的电子电路装置的设计或制造方法的说明，为连接简单起见，是以2个攻击配线的场合为中心，如前所述，此发明，在以存在更多的攻击配线的电子电路装置为应用对象时更能发挥其效果。下面根据图21及图22的(a)～(c)对此予以说明。
图21为用来说明在3根攻击配线(1、2、3)靠近1个关注配线(受害配线)配置的电子电路中进行实验时的具体示例。同一图中的AL是靠近的并行配线的长度，表现出各攻击配线对关注配线引起串扰1、2、3的状况，此电路用来对VSAT窗口和ASAT窗口的关系变成示于下面的图22(a)及(b)中的情况1及情况2的状态的电路进行模拟。
图22(c)以图表形式分别列出在下面这些情况下计算出的延迟时间劣化值藉助实际的电路模拟计算的场合，使用上述RWN以单纯的方法计算的场合以及使用本发明的MA-RWN计算的场合。
由此结果可知，如图(a)的情况1所示，在VSAT窗口很窄，多个攻击配线窗口互相靠近的场合，即使是以RWM方法也可以以与电路模拟4％程度的误差计算出比较正确的延迟时间劣化值。不过，如同图(b)的情况2所示，在VSAT窗口很大，多个攻击配线窗口比较分开的场合，使用此RWM方法计算出的延迟时间劣化值会具有很大的误差。
另一方面，可知在本发明的MA-RWN方法中，无论在哪一种场合误差都小，可计算出与电路模拟结果符合的延迟时间劣化值。
另外，种种试验的结果也确认，利用RWM方法和本发明的MA-RWN方法得到的这种延迟时间劣化值的误差与攻击配线的数目相关。就是说，如图23所示，在攻击配线为1个的场合，两种方法的误差几乎同样程度地小，如攻击配线为2个或2个以上，使用简便的RWM方法与费力的电路模拟比较，产生50％以上的大误差，与此相对，采用本发明的MA-RWN方法，确认计算出的延迟时间劣化值的误差小于10％。由此也可知，本发明，邻接配线数越多，例如，越是大规模的电子电路装置，其应用效果越能显著地发挥。
另外，以上根据种种实施方式进行了详细的说明，本发明，可以应用于半导体集成电路装置，组件内安装的电子电路装置，基板上安装的电子电路装置以及应用这些装置的电子电路系统，特别是具有利用配线连接逻辑电路的输入输出的构成的通用处理器，信号处理处理器，图像处理处理器，半导体存储器，系统模块，计算机系统，便携式机器系统等考虑到邻接配线间的串扰的信号延迟时间计算方法及利用该方法的电子电路装置的设计制造。
通过应用本发明，在存在多个邻接配线的场合并且依赖输入模式，考虑到关注配线及邻接配线的各自的信号到达时刻动态地变化的串扰的延迟时间劣化的分析可以精度良好地进行。另外，可以实现考虑到串扰并验证一定频率上的动作的系统。特别是，通过将本发明应用于电子电路装置中的所谓的临界通路，可以高效率地实现完成串扰对策的高性能的集成电路及基板上的系统。
权利要求
1.一种串扰分析方法，用来分析与1个关注配线邻接的多个邻接配线向上述关注配线施加的信号串扰，其特征在于相应于上述关注配线及上述多个邻接配线上的各个动态信号到达时刻所取的范围，分别求出上述各邻接配线对上述关注配线施与的延迟时间劣化，并将这些延迟时间劣化以上述关注配线上的信号到达时刻为基准进行加法运算。
2.一种电子电路装置的串扰计算方法，用来在具有与第1电子电路单元的输出单元相连接的第1配线邻接配置的、分别与第2及第3电子电路单元的输出单元相连接的第2及第3邻接配线的电子电路装置中，计算上述第2及第3邻接配线向上述第1配线施加的串扰，其特征在于根据上述各电子电路单元每一个的信号延迟特性计算出上述各配线各自的信号到达时刻的范围，以上述第1配线的信号到达时刻为基准，根据对上述第2及第3配线的信号到达时刻相对计算的相对信号到达时刻，相应于到达上述第2及第3配线的各信号的定时，分别算出由施与上述第1配线的串扰造成的延迟时间劣化值，并将上述各延迟时间劣化值以上述第1配线的信号到达时刻为基准进行加法运算。
3.一种串扰分析方法，用来分析与1个关注配线邻接的多个邻接配线向上述关注配线施加的信号串扰，其特征在于以上述关注配线的信号到达时刻为基准，在上述各邻接配线的信号到达时刻的范围内，对上述各邻接配线每一个计算出施与上述关注配线的最大延迟时间劣化值，通过以上述关注配线的信号到达时刻作为基准对这些计算结果进行加法运算而计算出由上述多个邻接配线藉助串扰施与上述关注配线的总和延迟时间劣化。
4.一种电子电路装置的制造方法，其特征在于利用上述权利要求1至3中任一项的串扰计算方法制造具有多个邻接配线的电子电路装置。
5.一种电子电路装置的延迟时间计算方法，该电子电路装置是利用具备运算处理装置、存储装置以及人机接口的自动设计装置实现的，并具有多个对关注的1个配线引起串扰的邻接配线的电子逻辑电路装置，其特征在于作为上述电子电路装置的上述串扰造成的信号延迟时间劣化值的计算方法，由保存在上述存储装置中的程序执行如下的步骤(a)将确定逻辑输入和逻辑输出之间的逻辑关系的逻辑电路块或逻辑电路元的连接信息和连接这些的使用的配线的物理空间信息输入的步骤；(b)在上述逻辑电路中的至少一个节点上的信号到达时刻的计算中，计算该节点的信号到达时刻可取的范围的步骤；(c)从在上述(a)的步骤中输入的配线的物理空间信息中，根据规定的条件，抽出与在上述(b)中关注的节点的配线相邻接的配线；(d)利用在执行上述(b)步骤得到的关注节点的信号到达时刻的范围，执行下述的(d-1)、(d-2)、(d-3)以及(d-4)的步骤，计算考虑到邻接的配线的影响的关注节点的信号到达时刻的劣化值的步骤。(d-1)对在上述关注配线的驱动电路和在上述(c)的步骤中抽出的邻接配线的驱动电路的强度的组合的扰引起的延迟时间劣化值，并利用和关注节点的邻接节点的信号到达时刻的相对时间差将其作为可检索的数据形式进行保持的步骤；(d-2)计算在上述(c)的步骤中抽出的邻接配线所属的信号到达时刻的范围的步骤；(d-3)将在上述(d-2)的步骤中计算出的邻接节点的信号到达时刻的范围变换为以关注节点的信号到达时刻为基准的相对的信号到达时刻的范围，在该相对的信号到达时刻的范围中的上述(d-1)的步骤中得到的延迟时间劣化值数据之中选出最大值，并将其作为关注节点的各个信号到达时刻的可检索的数据形式进行保持的步骤；以及(d-4)对于上述关注配线和邻接的多个配线的组合，在每个关注节点的信号到达时刻，将保持于上述(d-3)的步骤中的各个延迟时间劣化值互相相加，并将其作为关注节点的各个信号到达时刻的延迟时间劣化值进行保持的步骤。
6.一种逻辑电路的设计系统，是利用具备运算处理装置、存储装置、人机接口的自动设计装置的逻辑电路的设计系统，其特征在于利用上述权利要求5的延迟时间计算方法计算延迟时间之后，按照规定条件确定电路变形的场所，通过变更逻辑电路的构成或电路的配置及配线的位置使信号到达时刻改变而削减延迟时间劣化量。
7.一种电子电路装置的设计方法，该电子电路装置具有与1个关注配线邻接的多个邻接配线，其特征在于相应于上述关注配线的节点及上述多个邻接配线的节点的各个动态信号到达时刻所取的范围，分别求出上述各邻接配线对上述关注配线施与的延迟时间劣化，通过以上述关注配线的信号到达时刻为基准将这些延迟时间劣化进行总和而求出上述多个邻接配线施与上述关注配线的串扰引起的总和的延迟时间劣化，计算出上述关注配线的节点的总和信号延迟时间，以此计算结果为基础进行上述电子电路装置的设计。
8.一种电子电路装置的设计方法，该电子电路装置具有与1个关注配线邻接的多个邻接配线，其特征在于相应于上述关注配线的节点及上述多个邻接配线的节点的各个信号到达时刻所取的范围，将上述各邻接配线对上述关注配线施与的延迟时间劣化特性，以上述关注配线的信号到达时刻为基准表示的曲线图像和将这些延迟时间劣化特性以上述关注配线的信号到达时刻为基准总和的曲线图像，通过利用显示于画面上的设计工具，上述多个邻接配线对施与上述关注配线的节点的串扰引起的延迟时间劣化特性进行分析。
9.一种电子电路库的记录媒体，其中把在计算邻接配线施与关注配线的串扰引起的延迟时间劣化值时利用的电子电路库以计算机可读方式进行存储，其特征在于上述库，对驱动上述关注配线和邻接配线的逻辑电路元或逻辑电路块的组合，以及还有对这些驱动逻辑电路元或这些驱动逻辑电路块的负载驱动能力的组合，对发生上述串扰的上述邻接配线和关注配线的邻接并行长度为多个的场合，相应于属于上述邻接配线和关注配线的节点的信号到达时刻的差可取得延迟时间劣化值。
10.一种电子电路库的记录媒体，其中把在计算邻接配线施与关注配线的串扰引起的延迟时间劣化值时利用的电子电路库以计算机可读方式进行存储，其特征在于是上述库，对驱动上述关注配线和邻接配线的逻辑电路元或逻辑电路块的组合，以及还有对这些驱动逻辑电路元或这些驱动逻辑电路块的负载驱动能力的组合，相应于属于上述邻接配线和关注配线的节点的信号到达时刻的差可取得延迟时间劣化值，并且，对上述关注配线和邻接配线的各个的配线邻接并行的部分，在驱动逻辑电路元或驱动逻辑电路块的近侧或远侧的至少一方附加配线的场合，可以相应于属于上述关注配线和邻接配线的节点信号到达时刻的差取得串扰引起的延迟时间劣化值。
全文摘要
一种通过分析配线之间的串扰引起的延迟时间劣化，可以精度良好地计算电子电路装置的延迟时间的方法，该电子电路装置中，根据输入信号模式，关注配线及与其邻接的多个配线的各个信号到达时刻动态地变化。利用由关注配线及邻接配线之间的相对信号到达时刻可以检索的延迟时间劣化的信息，通过对关注配线的各个信号到达时刻的每一个计算关注配线及邻接配线的各对中发生的延迟时间劣化并通过将其相加计算出在存在多个邻接配线的场合的总延迟时间劣化值。可以使以高速度进行大规模电子电路装置的设计变得容易，并且可以排除延迟时间中的过多的余量，可以效率更高地进行电子电路装置的设计制造。
文档编号G06F17/50GK1452752SQ00819449
公开日2003年10月29日 申请日期2000年4月21日 优先权日2000年4月21日
发明者佐佐木靖彦 申请人:株式会社日立制作所