专利名称：分离式串列ata实体层的电路构造及讯号编码方法
技术领域：
本发明是有关于一种分离式串列ATA实体层的电路构造及讯号编码方法，尤指一种可减少分离式串列ATA实体层介面讯号数的电路构造及其讯号编码方法，其主要是利用一解码编码器将各式控制讯号及各式状态讯号以8位元与10位元资料转换规范之外的讯号编码于资料讯号中，可大量减少分离式实体层与主控制晶片间连接所需的介面讯号数。
近来，由于各方业者不断的尝试开发，终于有串列(seria)式ATA介面规格面世，不仅使传输速率一举提升到第一代的1.5GBps以上，将来第二代的3.0GBps与第三代的6.0GBps也是指日可期，且其资料的传输只需四条讯号线，而其讯号线的长度也可大幅加长，实是一重大突破。
然而，目前串列式ATA介面规格的产品仍处于开发阶段，市面上仍以并列式ATA产品为主流，为了兼顾扩充性与适用性，业者于电脑系统的设计上仍以同时支援两种介面规格为主。
以往，业者尝试于主控制晶片的储存媒体控制器中增设一串列式ATA实体层(physical layer；PHY)，以连结串列式ATA装置。然而串列式ATA实体层包含有高频类比电路，需占用较大的面积，欲将的整合到主控制晶片(如南桥晶片)中将导致主控制晶片的面积过大，而其制作生产的良率则难以控制。
另有业者的解决方案如图1所示，其主要是将串列式ATA实体层的部份电路独立制作于一分离式串列ATA实体层(serial ATA external PHY)161中。主控制晶片12中的储存媒体控制器121，除了可透过IDE汇流排14而连接并口式ATA装置18(如并列式ATA硬碟)外，亦可透过该分离式串列ATA实体层161而连接串列式ATA装置16(如串列式ATA硬碟)。
此一架构虽可解决前述的问题，然为了与该分离式实体层连接，必需在主控制晶片12增设连接脚位，不仅使成本提高，而主机板的插槽与电路也必需整个重新设计，实为业者的一大困扰。
因此，如何针对上述习用电路架构的缺点，以及使用时所发生的问题提出一种新颖的解决方案，设计出一种简单有效的分离式实体层电路构造，不仅可减少连接所需的脚位，且可利用IDE汇流排完成连结，而不用对主机板做大幅度修改，长久以来一直是使用者殷切盼望及本发明人欲行解决的困难点所在，而本发明人基于多年从事于资讯产业的相关研究、开发、及销售的实务经验，乃思及改良的意念，经多方设计、探讨、试作样品及改良后，终于研究出一种分离式串列ATA实体层的电路构造及讯号编码方法，以解决上述的问题。
本发明的次要目的，在于提供一种分离式串列ATA实体层的讯号编码方法，其主要是利用8位元与10位元资料转换规范以外的讯号做为代码，可将各式控制讯号及各式状态讯号编码于资料讯号中传输，以减少传输所需的介面讯号数。
本发明的又一目的，在于提供一种分离式串列ATA实体层的电路构造，可利用一缓冲暂存器将资料讯号暂时储存，以利于将各式讯号编码于资料讯号中。
本发明的又一目的，在于提供一种分离式串列ATA实体层的讯号编码方法，可利用连续6个位元的0或连续6个位元的1做为控制讯号或状态讯号的识别标帜。
本发明的目的是这样实现的一种分离式串列ATA实体层的电路构造，其主要构造是包含有一解码编码器，利用一组并列讯号发送线及一组并列讯号接收线连接至一储存媒体控制器，可将来自该储存媒体控制器的一并列发送讯号解码，成为一并列发送资料讯号及至少一控制讯号；一并列串列转换器，连接该解码编码器，用以将该并列发送资料讯号转换为一串列发送资料讯号；一锁相回路，分别连接该解码编码器与该并列串列转换器，可接收来自该解码编码器的控制讯号，并可产生实体层运作所需的时脉讯号，及将一参考时脉讯号传送至该储存媒体控制器；至少一发送器，连接该并列串列转换器，各发送器可将该串列发送资料讯号由一组串列讯号发送线传送到其连接的一串列式ATA装置；至少一接收器，连接该并列串列转换器，各接收器可透过一组串列讯号接收线，将接收自所连接串列式ATA装置的一串列接收资料讯号传送到该并列串列转换器，而由并列串列转换器将该串列接收资料讯号转换为一并列接收资料讯号后再传送至该解码编码器；及至少一00B讯号侦测器，分别连接于各对应接收器的接收讯号线，用以侦测串列式ATA装置的运作状况，并可将侦测所得的至少一组装态讯号传送至该解码编码器，再由该解码编码器将该并列接收资料讯号与该等状态讯号编码成为一并列接收讯号，再由该组并列讯号接收线传送到该储存媒体控制器。
该解码编码器是包含有一解码器及一编码器，该解码器透过该组并列讯号发送线连接该储存媒体控制器，而该编码器则透过该并列讯号接收线连接该储存媒体控制器。
该并列串列转换器是包含有至少一并列转串列的转换器及至少一串列转并列的转换器。
各串列转并列转换器与该解码编码器间尚可设有一缓冲暂存器。
该锁相回路是可包含有一发送锁相回路及一接收锁相回路。
该等状态讯号是可包含有初始化讯号、唤醒讯号、接收压扁讯号、接收就绪讯号及其组合式的其中之一。
可包含有至少一选择器，其一输入端连接该并列转串列转换器，另一输入端连接该接收器，而输出端则连接该串列转并列转换器。
透过一IDE汇流排即可完成与该储存媒体控制器的连结。
本发明所述的一种分离式串列ATA实体层的讯号编码方法，应用于分离式串列ATA实体层与储存媒体控制器间的资料讯号传输，其主要是于资料转换过程的10位元并列讯号中，以至少连续6个位元的0或连续6个位元的1做为编码的识别标帜，而可将各式控制讯号及状态讯号编码于资料讯号中传输。
一种分离式串列ATA实体层的讯号编码方法，应用于分离式串列ATA实体层与储存媒体控制器间的资料讯号传输，其主要是于资料转换过程的10位元并列讯号中，以8位元与10位元资料转换规范之外的讯号做为各式控制讯号及状态讯号的编码。
利用如上所述的分离式串列ATA实体层电路构造与讯号编码方法，可简化设计并使分离式实体层的功效得到最有效的发挥，而其与储存媒体控制器所需的连接脚位亦可大幅减少，可直接使用原有IDE汇流排连接而不用增设控制晶片的脚位，不仅使制作成本大幅降低，而系统设计者亦可在不修改主机板设计的状况下，考虑是否使用串列式ATA而决定是否加入分离式实体层晶片，或是另行采用介面卡的方式实施。本发明可大量减少分离式实体层与主控制晶片间连接所需的介面讯号数。
图1是习用ATA介面架构的方块图；图2是本发明分离式实体层一较佳实施例的电路方块图；图3是本发明应用时的架构方块图；及图4是本发明编码方法一较佳实施例的示意图。图号说明12 主控制晶片 121储存媒体控制器123 串列式ATA实体层 14 IDE汇流排16 串列式ATA装置161分离式串列ATA实体层18 并列式ATA装置20 分离式串列ATA实体层22 电源控制器 24 解码器241 发送锁相回路 243并列转串列转换器245 发送器 253并列转串列转换器255 发送器 26 编码器261 接收锁相回路 263串列转并列转换器264 缓冲暂存器 265接收器266 接收器 26700B讯号侦测器269 选择器 271接收锁相回路273 串列转并列转换器 274缓冲暂存器275 接收器 276接收器277 00B讯号侦测器279选择器32 主控制晶片 321储存媒体控制器34 IDE汇流排36 串列式ATA装置38 并列式ATA装置首先，请参阅图2，是本发明分离式实体层一较佳实施例的电路方块图。本发明的主要构造应包含有一解码编码器(decorder/encoder)、一并列串列转换器(serializer/deserializer；SerDes)、一锁相回路(phase lockedloop；PLL)、至少一发送器(transmitter)、至少一接收器(receive)及至少一00B讯号侦测器。
本发明的设计是将串列式ATA实体层所需元件中，数位电路部份整合于储存媒体控制器中，如8bits/10bits编码器(8B10B encoder)与10bits/8bits解码器(10B8B encoder)及字元定位器(word alignment)等而类比电路的部份则设于分离式串列ATA实体层20中，如此，主控制晶片将不会因整合高频类比电路而增加晶片面积，可保持其生产良率。
该分离式串列ATA实体层20在设计上，可依实际的需求而加以变化运用。如图所示，本实施例可连接两组串列式ATA装置，并可使两组串列ATA装置同时作业。
该解码编码器包含有一解码器24及一编码器26；该锁相回路包含有一发送锁相回路241及对应于两组串列ATA装置的二接收锁相回路261、271；而并列串列转换器则包含有二并列转串列转换器(serializer；PISO)243、253及二串列转并列转换器(deserializer；SIPO)263、273。
而其中该发送锁相回路241是可产生分离式串列ATA实体层20发送讯号所需的时脉讯号TxClock1与TxClock2，将该等时脉讯号分别传送给并列转串列转换器243与253，并可传送一参考时脉讯号(RefClk)至储存媒体控制器。
解码器24可透过一组并列讯号发送线(TxData[90])连接至该储存媒体控制器，于接收来自该储存媒体控制器的并列发送讯号后，可将该并列发送讯号解码为并列发送资料讯号及至少一控制讯号。其中并列发送资料讯号根据其欲传送的装置，分别传送到对应的并列转串列转换器243或253，利用该并列转串列转换器243、253将该并列发送资料讯号转换为串列发送资料讯号(TxClock1、TxClock2)后，即可由发送器245、255透过一组串列讯号发送线(TXP1，TXN1或TXP2，TXN2)传送到对应的串列式ATA装置。
而该等控制讯号可包含有重置讯号(Reset1，Reset2)、电源控制讯号(Partial1，Partial2，Slumber1，Slumber2)、发送有效讯号(TxValid)及传送速率选择讯号(Rate1，Rate2)等。其中该解码器24解得发送有效讯号时，可确定储存媒体控制器已开始传送资料讯号。重置讯号与电源控制讯号是传送到电源控制器(power controller)22，以对电源作一整合控制。传送速率选择讯号则分别传送到发送锁相回路241与接收锁相回路261、271，供切换不同传输速率所需的时脉讯号。
在接收的部份，则是由接收器265、275透过一组串列讯号接收线(RXP1，RXN1或RXP2，RXN2)接收来自串列式ATA装置的串列接收资料讯号(RxDate1，RxDate2)后，传送至串列转并列转换器263、273中。串列转并列转换器263、273分别根据接收锁相回路261、271所产生的时脉讯号RxClock1、RxClock2，将串列接收资料讯号转换为并列接收资料讯号，转换完成后则先将资料讯号分别储存于缓冲暂存器264、274中。
00B讯号侦测器(out of band signal detector)267、277，分别连接各串列讯号接收线，可用以侦测讯号传输的状态而得到接收压扁讯号(Squelch1，Squelch2)、初始化讯号(ComInit1，ComInit2)及唤醒讯号(ComWake1，ComWake2)等状态讯号。该编码器26则可将来自00B讯号侦测器267、277的各状态讯号、来自接收锁相回路261、271的接收就绪讯号(RxClocked1，RxClocked2)与缓冲暂存器264、274中的资料讯号编码成为并列接收讯号，并由一组并列讯号接收线(TxData[90])传送到储存媒体控制器中。
为了增加侦测讯号的强度，尚可于各00BW号侦测器267、277与讯号线连接处各增设一接收器266、276。另外，该解码器24尚可透过一组取样时脉线接收取样时脉讯号(strobe differential clock)TxStrobe1、TxStrobe2做为取样(sample)资料的依据，而编码器26则利用另一组取样时脉线传送取样时脉讯号RxStrobe1、RxStrobe2到储存媒体控制器中，供其取样资料之用。
本发明的分离式实体层20尚可设有选择器269、279，其一输入端分别连接并列转串列转换器243、253，另一输入端分别连接接收器265、275，而其输出端分别连接串列转并列转换器263、273与接收锁相回路261、271，可根据一控制讯号(Loopback)而选择正常的发送接收路径，或将经由并列转串列转换器243、253转换后的串列发送资料讯号分别传送到串列转并列转换器263、273形成一回圈，以测试系统中并列讯号与串列讯号间的编码与解码作业是否正确。如上所述分离式串列ATA实体层的电路构造是可整合于一实体层晶片中加以运用，可直接设置于主机板上，亦可设置于一介面卡中而插接使用。
其次，请参阅图3，是本发明应用时的架构方块图。如图所示，本发明的分离式实体层构造，由于可将实体层20与主控制晶片32中储存媒体控制器321间所需的大部份控制讯号与状态讯号编码于资料讯号中传递，故可将连结所需的脚位数控制于27脚位之内(LoopBack脚位是作为测试的用无需连接至储存媒体控制器)，可直接利用主控制晶片连接IDE汇流排34的脚位来做连结，而不必在主控制晶片32上增设脚位。亦可将该分离式串列ATA实体层20设置于一介面卡，可插接于IDE汇流排34的插槽上，以连接串列式ATA装置36。如此，不仅不会使主控制晶片的制作成本提高，且不用改变主机板与主控制晶片插槽的设计，实为系统设计者的一大福音。
最后，请参阅图4，是本发明讯号编码方法一较佳实施例的示意图。由于目前业界所使用的8位元与10位元资料转换规范中，其所定义的讯号编码只有256个，而一般10位元讯号可包含有1024个编码，故在本发明中可利用8B/10B转换规范以外的编码来定义所需的各式控制讯号与各式状态讯号。
如图所示，由于在8B/10B转换规范中，不可能产生连续6个位元为0或连续6个位元为1的资料讯号。故我们可利用这个特性，在并列式ATA讯号的8位元并列资料讯号转换为10位元并列讯号时，利用连续6个位元的0或连续6个位元的1做为状态讯号与控制讯号的识别标帜。可将该识别标帜置于10位元并列讯号的前端，而状态讯号或控制讯号的编码置于末端，如EX1；将该识别标帜置于10位元并列讯号的末端，而状态讯号或控制讯号的编码置于前端，如EX3；或将该识别标帜置于10位元并列讯号的中段，而状态讯号或控制讯号的编码则分置于前端及末端，如Ex2。
当然，其他8B/10B转换规范未定义的编码亦可加以灵活运用。如此，即可将大量额外的资讯编码于资料讯号中，利用资料讯号的讯号线来传递，可使实体层与储存媒体控制器间连结所需的介面讯号数减少到最低的程度。
利用如上所述的分离式串列ATA实体层电路构造与讯号编码方法，可简化设计并使分离式实体层的功效得到最有效的发挥，而其与储存媒体控制器所需的连接脚位亦可大幅减少，控制于77个脚位以下，可直接使用原有IDE汇流排连接而不用增设控制晶片的脚位，不仅使制作成本大幅降低，而系统设计者亦可在不修改主机板设计的状况下，考虑是否使用串列式ATA而决定是否加入分离式实体层晶片，或是另行采用介面卡的方式实施。
综上所述，当知本发明是有关于一种分离式串列ATA实体层的电路构造及讯号编码方法，尤指一种可减少分离式串列ATA实体层介面讯号数的电路构造及其讯号编码方法，其主要是利用一解码编码器将各式控制讯号及各式状态讯号以8位元与10位元资料转换规范之外的讯号编码于资料讯号中，可大量减少分离式实体层与主控制晶片间连接所需的介面讯号数。
惟以上所述者，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围，即凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。
权利要求
1.一种分离式串列ATA实体层的电路构造，其主要构造是包含有一解码编码器，利用一组并列讯号发送线及一组并列讯号接收线连接至一储存媒体控制器，可将来自该储存媒体控制器的一并列发送讯号解码，成为一并列发送资料讯号及至少一控制讯号；一并列串列转换器，连接该解码编码器，用以将该并列发送资料讯号转换为一串列发送资料讯号；一锁相回路，分别连接该解码编码器与该并列串列转换器，可接收来自该解码编码器的控制讯号，并可产生实体层运作所需的时脉讯号，及将一参考时脉讯号传送至该储存媒体控制器；至少一发送器，连接该并列串列转换器，各发送器可将该串列发送资料讯号由一组串列讯号发送线传送到其连接的一串列式ATA装置；至少一接收器，连接该并列串列转换器，各接收器可透过一组串列讯号接收线，将接收自所连接串列式ATA装置的一串列接收资料讯号传送到该并列串列转换器，而由并列串列转换器将该串列接收资料讯号转换为一并列接收资料讯号后再传送至该解码编码器；及至少一00B讯号侦测器，分别连接于各对应接收器的接收讯号线，用以侦测串列式ATA装置的运作状况，并可将侦测所得的至少一组装态讯号传送至该解码编码器，再由该解码编码器将该并列接收资料讯号与该等状态讯号编码成为一并列接收讯号，再由该组并列讯号接收线传送到该储存媒体控制器。
2.如权利要求1所述的电路构造，其特征在于，该解码编码器是包含有一解码器及一编码器，该解码器透过该组并列讯号发送线连接该储存媒体控制器，而该编码器则透过该并列讯号接收线连接该储存媒体控制器。
3.如权利要求1所述的电路构造，其特征在于，该并列串列转换器是包含有至少一并列转串列的转换器及至少一串列转并列的转换器。
4.如权利要求3所述的电路构造，其特征在于，各串列转并列转换器与该解码编码器间尚可设有一缓冲暂存器。
5.如权利要求1所述的电路构造，其特征在于，该锁相回路是可包含有一发送锁相回路及一接收锁相回路。
6.如权利要求1所述的电路构造，其特征在于，该等状态讯号是可包含有初始化讯号、唤醒讯号、接收压扁讯号、接收就绪讯号及其组合式的其中之一。
7.如权利要求3所述的电路构造，其特征在于，可包含有至少一选择器，其一输入端连接该并列转串列转换器，另一输入端连接该接收器，而输出端则连接该串列转并列转换器。
8.如权利要求1所述的电路构造，其特征在于，透过一IDE汇流排即可完成与该储存媒体控制器的连结。
9.一种分离式串列ATA实体层的讯号编码方法，应用于分离式串列ATA实体层与储存媒体控制器间的资料讯号传输，其主要是于资料转换过程的10位元并列讯号中，以至少连续6个位元的0或连续6个位元的1做为编码的识别标帜，而可将各式控制讯号及状态讯号编码于资料讯号中传输。
10.一种分离式串列ATA实体层的讯号编码方法，应用于分离式串列ATA实体层与储存媒体控制器间的资料讯号传输，其主要是于资料转换过程的10位元并列讯号中，以8位元与10位元资料转换规范之外的讯号做为各式控制讯号及状态讯号的编码。
全文摘要
本发明是有关于一种分离式串列ATA实体层的电路构造及讯号编码方法，尤指一种可减少分离式串列ATA实体层介面讯号数的电路构造及其讯号编码方法，其主要是包含有一解码编码器、一并列串列转换器、一锁相回路、至少一发送器、至少一接收器及至少一00B讯号侦测器，利用该解码编码器将分离式实体层与储存媒体控制器间所需的各式控制讯号及各式状态讯号，以8位元与10位元资料转换规范之外的讯号编码于资料讯号中加以传递，可大量减少分离式实体层与主控制晶片间连接所需的介面讯号数。
文档编号G06F13/00GK1441358SQ03121339
公开日2003年9月10日 申请日期2003年3月26日 优先权日2003年3月26日
发明者江晋毅 申请人:威盛电子股份有限公司