专利名称：相位选择型频率调制器和相位选择型频率合成器的制作方法
技术领域：
本发明涉及能够减少传送图像数据等的电子设备中的电磁干扰(在下文中称为“EMI”)的相位选择型频率调制器和相位选择型频率合成器。
背景技术：
由于电子设备的快速运转，电子设备中的EMI成为一个问题，并且需要减少EMI。作为一种用于减少电子设备中的EMI的技术，人们已经提出一种采用扩展频谱时钟信号的方法。更具体地说，有意地产生抖动以使得不会在特定的频率上产生频谱的峰值，或者频率是随着周期逐渐变化的，这对电路的运转不会产生影响，例如，一个在几千赫到几百千赫范围内变化周期。
图17是示出在日本专利申请公开JP-A-2001-148690中公开的时钟信号发生器的结构的功能方框图。如图17所示，上述时钟信号发生器具有时钟发生单元2001，用于产生所要求的频率的相位m相位时钟信号S1m，其中该信号的相位按照相邻两个时钟信号间的恒定间隔跃迁；选择单元2003，用于选择一个m相位时钟信号S1m；以及抖动控制单元2002，用于确定在选择单元2003中的选择。将在时钟发生单元2001中产生的m相位时钟信号S1m提供给选择单元2003，并由输出终端2005取出。从抖动控制单元2002处将控制信号SEL提供给选择单元2003。选择单元2003根据控制信号SEL顺序地选择一个m相位时钟信号S1m，并从而从可以输出终端2004中取出所获得的时钟信号S2。用于控制选择单元2003的抖动控制单元2002产生选择信号SEL，以使得在输出终端2004处获得的时钟信号S2的频谱可以尽可能宽地扩展。
图18是示出抖动控制单元2002的具体结构范例的电路方框图。如图18所示，抖动控制单元2002包括构成连环的八个D-型触发器2031至2038，以及三个OR电路2041至2043。当输出信号S0至S4的一个信号处于高电平时，就使得其它四个信号处于低电平，并且该高电平在时钟信号CK的每个周期内在这些信号之间迁移。
图19是示出选择单元2003的具体结构范例的方框图。该选择单元2003包括五个开关电路2051至2055以及一个缓冲电路2056。在上述输出信号S0至S4的同步中，从五个ΔT间隔的相位时钟信号DC0至DC4中选择一个，并且由缓冲电路2056产生和输出已调制的时钟信号。
图20示出了上述时钟信号发生器的运行波形范例。如图20所示，在一个时间周期A中，按DC0、DC1、DC2、SC3、DC4的顺序选择时钟信号，并且已调制的时钟信号S2的周期变为T+ΔT。另一方面，在一个时间周期B中，按DC4、DC3、DC2、SC1、DC0的顺序选择时钟信号，并且已调制的时钟信号S2的周期变为T-ΔT。这里，″T″被定义为系统时钟信号的频率fCK的倒数，并且，在下文中，″T″用于相同的意义。因为在时间周期A和B中的运行是重复的，所以取消+ΔT和-ΔT以便调制周期Tmod(未示出)变为Tmod＝8×T。根据上述时钟信号发生器，可以输出时钟信号，在该时钟信号中扩展在该频谱上的峰值，并且可以通过运行采用该时钟信号的电气设备而减少EMI。
然而，在使用上述时钟信号发生器时，存在如下所述的问题。参考图21将解释该问题。图21示出了在上述时钟信号发生器在运行中的问题。如图21所示，当m相位时钟信号S1m的边沿(在图21中示出的上升沿2101和下降沿2103)以及选择信号SEL的边沿彼此重叠，如图19所示，提供于选择单元2003中的开关电路2051至2055(在“0”和“1”之间的开关)的运行出现故障，并且调制过的时钟信号的波形变得恶化。也就是说，在如图21所示的相应于系统时钟信号的一个周期的360度时钟相位之中(用箭头示出的范围)，系统时钟信号的时钟相位的范围被限制在通过从180度减去考虑预定间隔的范围而获得的范围内，那就是小于180度，其中系统时钟信号实际上是可以变化的。
这里，参考图22A至22C，将说明在调制周期和时钟信号的谱烈度之间的关系。图22A示出了当该时钟信号未被调制时在谱烈度和频率之间的关系。图22B示出了当调制周期很短，也就是1/Tmod很大时，在谱烈度和频率之间的关系。图22C示出了当调制周期很长，也就是1/Tmod很小时，在谱烈度和频率之间的关系。这里，″Tmod″表示调制周期并且″T″是系统时钟信号的频率fCK的倒数。
如图22A所示，当该时钟信号未被调制时，在f＝1/T的位置上观察谱峰2201。如图22A所示，在这样的情况中，即为了频谱扩展而调制时钟信号以使得已调制的时钟频率可以变为T-ΔT和T+ΔT，期望峰值出现在频率f＝1/(T+ΔT)和f＝1/(T-ΔT)处。然而，如图22B所示，当调制周期很短，即1/Tmod＞Δf，几乎所有在频率f＝1/(T+ΔT)和f＝1/(T-ΔT)处的频谱分量都集中在频率f＝1/T的峰值2201上，并且从不发生功率分散。因为，根据傅里叶变换的特性，关于1/Tmod周期的波形变化，以1/Tmod的频率间隔出现峰值。另一方面，如图22C所示，当调制周期很长，即1/Tmod＜Δf时，频率f＝1/(T+ΔT)和f＝1/(T-ΔT)的频谱分量表现为峰值。也就是说，除频率f＝1/T的峰值2201之外，峰值2217和峰值2215以1/Tmod的频率间隔出现在频率f＝1/(T+ΔT)和f＝1/(T-ΔT)之间。如图22A和22B所示，由于功率分散，频率f＝1/T的峰值的烈度与峰值2201的烈度相比变得更低，并且可以看出功率分散的发生。
考虑看到调制效果的条件，有必要让峰值处的频率间隔比1/T和1/(T/ΔT)之间的频率间隔显得更短。也就是说，要求保持以下表达式(1)。
1/Tmod＜ABS(1/T-1/(T±ΔT))≈ΔT/T2...(1)其中ABS(X)表示X的绝对值。
这里，给定多相时钟信号的相位数目是N，通过以下表达式(2)表示调制周期Tmod。
Tmod＝2N×T...(2)由于有表达式(1)和(2)，可以引入以下的表达式(3)。
T/2＜N×ΔT...(3)这里，如图17-19所示，如上所述需要在该电路中相应于在相位可评价的范围内的N×ΔT，以及至少为180度的相位可评价范围。
发明内容
因此，鉴于上述论点，本发明的目的是提供能够放松对已调制的时钟信号的相位范围的限制的一种相位选择型频率调制器和一种相位选择型频率合成器。
为了解决上述问题，根据本发明的一个方面的相位选择型频率调制器包括多相时钟信号产生装置，用于从各个信号中相互产生具有相位差的N相位时钟信号；控制装置，用于顺序地激活第一组时钟选择信号中的一个，其中该时钟选择信号标明将从多相时钟信号产生装置输出的N相位时钟信号中选择出来的时钟信号，第一组时钟选择信号相应于N相位时钟信号；边沿出现时间调整装置，用于调整从控制装置输出的第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以相应于从多相时钟信号产生装置输出的N相位时钟信号，输出第二组时钟选择信号；以及已调制时钟信号产生装置，用于根据从边沿出现时间调整装置输出的第二组时钟选择信号的激活状态，从N相位时钟信号中选择一个时钟信号，以输出选择时钟信号作为已调制的时钟信号。
进一步地，根据本发明的一个方面的相位选择型频率合成器包括控制装置，用于顺序地激活第一组时钟选择信号中的一个，其中该时钟选择信号标明将从多相时钟信号产生装置具有相位差的N相位时钟信号中选择出来的时钟信号，第一组时钟选择信号相应于N相位时钟信号；边沿出现时间调整装置，用于调整从控制装置输出的第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以相应于从多相时钟信号产生装置输出的N相位时钟信号，输出第二组时钟选择信号；以及已调制时钟信号产生装置，用于根据从边沿出现时间调整装置输出的第二组时钟选择信号的激活状态，从N相位时钟信号中选择一个时钟信号，以输出选择时钟信号作为已调制的时钟信号；相位比较装置，用于将参考时钟信号的相位和通过已调制时钟信号产生装置选择的时钟信号的相位进行比较；以及多相时钟信号产生装置，用于基于相位比较装置的比较结果产生N相位时钟信号，并且输出一个N相位时钟信号作为已调制的时钟信号。
根据本发明，因为可以放松对已调制时钟信号的相位范围的限制，所以EMI可以进一步地减少。
通过考虑以下详细的说明以及相关附图，本发明的优点和特征将变得明确。在这些图中，相同的附图标记标明相同的组成部分。
图1是示出根据本发明的第一实施例的相位选择型频率调制器的一种结构的方框图；图2是示出根据本发明的第一实施例的相位选择型频率合成器的一种结构的方框图；图3是示出如图1所示的多相时钟信号产生电路的一种结构范例的方框图；图4是示出如图2所示的多相VCO的结构范例的方框图；图5示出了包括如图1所示的已调制时钟信号产生电路和边沿出现时间调整电路的一种结构范例；图6示出了包括如图2所示的十二相位调制的时钟信号产生电路和边沿出现时间调整电路的一种结构范例；图7A和7B示出了在图5中的开关电路的结构范例；图8示出了如图5或6所示的已调制时钟信号产生电路和边沿出现时间调整电路的变形范例；图9是用于解释已调制时钟信号产生电路和边沿出现实现调整电路的操作的流程图；图10是用于解释已调制时钟信号产生电路和边沿出现实现调整电路的操作的流程图；图11是示出如图1或2所示的控制电路的一种结构范例；图12示出了如图11所示的上/下环形寄存器；图13是示出如图1或2所示的控制电路的另一个结构范例的方框图；图14是示出如图13所示的控制电路的运行的时间表；图15是示出如图11所示的三值的ΔX调制器的一种结构的方框图；图16是示出根据本发明的第二实施例的相位选择型频率调制器的一种结构的方框图；图17是示出传统的时钟信号发生器的一种结构的方框图；图18是示出图17中的抖动控制单元的一个结构范例的方框图；图19是示出图17中的选择单元的一种结构的方框图；图20是图17中的时钟信号发生器的运行波形图；图21是用于解释由运行波形看来图17中的时钟信号发生器的问题的图表；以及图22是用于解释由频谱扩展看来图17中的时钟信号发生器的问题的图表。
本发明的最佳实施方式在根据本发明的相位选择型频率调制器和相位选择型频率合成器中，为了产生已调制的时钟信号，在该时钟信号中放松对相位可评价范围的限制以减少EMI，构成一种电路以使得从N相位时钟信号中选择出来的一个时钟信号的上升沿出现时间和/或下降沿出现时间，和用于选择该时钟信号的时钟选择信号的上升沿出现时间和/或下降沿出现时间可能具有时滞并且不会彼此重叠。
这里，在N相位时钟信号的相位数″N″是等于或者大于四的整数的情况中，根据本发明的相位选择型频率调制器和相位选择型频率合成器将会产生效果。
更具体地说，当通过从N相位时钟信号中选择一个时钟信号(称为“第一时钟信号”)来产生已调制的时钟信号，并将该时钟信号作为用于选择第一时钟信号的时钟选择信号时，其中N相位时钟信号从1至N具有不同的相位，就会产生第二时钟选择信号，该信号具有基于另一个时钟信号(称为“第二时钟信号边沿”)调整的边沿出现时间，其中的另一个时钟信号具有与N相位时钟信号中的第一时钟信号不同的相位，并且由第一时钟信号标明将其选择出来。根据第二时钟选择信号的激活状态(例如，高电平或低电平)，选择N相位时钟信号CK1至CKN之一，并将选择的时钟信号作为已调制的时钟信号输出。
借此，第一时钟信号上升沿出现时间和/或下降沿出现时间和用于选择第一时钟信号的第二组时钟选择信号的上升沿出现时间和/或下降沿出现时间可以任意地变换。
基于上述考虑，将参考以下图说明根据本发明的实施例的相位选择型频率调制器。
图1是示出根据本发明的第一实施例的相位选择型频率调制器的结构的方框图。如图1所示，根据本发明第一实施例的相位选择型频率调制器100包括多相时钟信号产生电路101，用于产生多相时钟信号，已调制时钟信号产生电路102，用于通过从多相时钟信号中选择一个时钟信号来执行调制操作，边沿出现时间调整电路103，以及具有时钟选择信号产生电路105和用于控制的控制逻辑电路106的控制电路104。多相时钟信号的相位数″N″是，例如，6、12等等。已调制时钟信号产生电路102输出选择的时钟信号SELCLK作为已调制的时钟信号MCK。
图2示出了采用图1中的相位选择型频率调制器的相位选择型频率合成器的一种结构。相位选择型频率合成器110调制输入的参考时钟信号(REFCLX)111，并将其作为已调制的时钟信号120输出。相位选择型频率合成器包括具有鉴相器(PD)112、电荷泵113，以及诸如低通滤波器(LPF)的环路滤波器114的相位比较电路115，以及多相(N相位)压控振荡器(VCO)116。此外，类似于图1所示的，相位选择型频率合成器包括已调制时钟信号产生电路102、边沿出现时间调整电路103，以及具有时钟选择信号产生电路105以及控制逻辑电路106的控制电路104。由相位比较电路115控制已调制时钟信号产生电路102的输出，其中相位比较电路115将对由分频器117反馈的时钟信号的相位与参考时钟信号(REFCLK)111的相位进行比较。时钟信号CK1作为多相VCO116的一个输出，被分频器118分割，并且将已调制的时钟信号120输出，该已调制的时钟信号120将频率调制成期望值。
已调制时钟信号产生电路102从多相VCO116输出的N相位时钟信号中选择一个，并将其输出作为选择的时钟信号SELCLK。在相位比较电路115中，通过对反馈信号和参考时钟信号(REFCLK)111的相位进行比较和控制已调制时钟信号产生电路102的输出，基于作为多相VCO 116的一个输出的时钟信号CK1，产生已调制的时钟信号120，该信号将频率调制为期望值。
在上述结构中，当在已调制时钟信号产生电路102的选择器中进行的选择不变时，通过以下表达式表示该已调制的时钟信号的频率。
f0＝fREFCLK·M/N当在选择器中的选择发生改变时，例如，一次倒退一个，已调制的时钟信号的频率被控制为fmax＝f0·13/12。当在选择器中的选择向前发生改变时，例如，一次前进一个，已调制的时钟信号的频率被控制为fmin＝f0·11/12。通过将在选择器中的选择变换的方式进行混合，已调制的时钟信号的频率可以被控制为fmax和fmin之间的一个任意值。
通过根据频率使用增量总和调制，控制在选择器中的选择变换的方式，就可能致使已调制的时钟信号的频率为由频率数据设置的值。增量总和调制的顺序可以为第一位、第二位或更高位。然而，在第二位比第一位的准确度高，并且同样的情况出现在第三位或更高位中，虽然效果不那么与第二位的情况不同，但是电路按比例增大。因此，大约位于第二位是合乎需要的。
图3示出了如图1所示的多相时钟信号产生电路101的结构范例。如图3所示的多相时钟信号产生电路101具有三个差动放大器201至203和六个比较器211至216。三个差动放大器201至203构成环形振荡器。六个比较器211至216将差动放大器201至203的非反相输出和反相输出进行比较，其中的非反相输出和反相输出具有延迟，在比较器211至216中将它们转换为六相的时钟信号CK1至CK6。通过将差动放大器201至203的全部延迟时间设置为相等，六相时钟信号CK1至CK6可以变成等相间隔。
图4示出了如图2所示的多相VCO的结构范例。如图4所示的多相VCO 116具有由六个差动放大器221至226和十二个比较器231至242构成的环形振荡器。通过差动放大器221至226的控制电压，可以改变在各个差动放大器上的延迟时间，并且可以控制该频率。进一步地，通过凭借使用用于正常和反相情况的两个比较器，在每个差动放大器的输出上执行电平转换，可以产生十二相位时钟信号CLK1至CLK12。
图5示出了包括如图1所示的已调制时钟信号产生电路102和边沿出现时间调整电路103的结构范例。如图5所示，边沿出现时间调整电路103包括触发电路801至806，并且已调制时钟信号产生电路102包括相应于触发电路801至806的开关电路811至816，和通常为其输出而设的缓冲电路821。
对于触发电路801至806的各个输入终端，输入相应的第一组时钟选择信号SEL1至SEL6，并且，对于其时钟信号终端，存在输入的各个时钟信号CK1至CK6，这些时钟信号与根据第一组时钟选择信号SEL1至SEL6选择的时钟信号之间具有预定范围内的相位差。例如，将时钟选择信号SEL1输入到触发电路801的输入终端，并且将时钟信号CK5输入到其时钟信号终端。同样地，将时钟选择信号SEL2输入到触发电路802的输入终端，并且将时钟信号CK6输入到其时钟信号终端。
借此，将输入到触发电路801至806的第一组时钟选择信号SEL1至SEL6锁存，该锁存与分别比分别由第一组时钟选择信号SEL1至SEL6选择的时钟信号CK1至CK6的各个相位超前T/3(120度)的时钟信号同步，并且，为了控制相应第一到第六开关电路811至816的ON/OFF，将锁存的信号作为第二组时钟选择信号(开关控制信号)SSEL1至SSEL6输出。
为了防止在第二组时钟选择信号SSEL1至SSEL6和借此选择的各个时钟信号的边沿出现时间之间出现重叠，在这样的情况中获得最宽裕度，即在选择的时钟信号和用于将第一组时钟选择信号锁存在触发电路中的时钟信号之间的相位差被设置为大约90度。图5示出了例如相位差为120度的情况。
对于开关电路811至816的输入端，输入相应的时钟信号CK1至CK6，根据第二组时钟选择信号SSEL1至SSEL6执行ON/OFF控制，并且将选择的一个时钟信号传输到输出端。开关电路811至816的输出端通常是相联的，并且通过缓冲电路821将选择的时钟信号作为选择的时钟信号SELCLK输出。
图6示出了包括十二相位调制的时钟信号产生电路102和边沿出现时间调整电路103的一种结构范例。因为边沿出现时间调整电路103调整第二组时钟选择信号SSEL1至SSEL12的激活时间，在第二组时钟选择信号和选择的各个时钟信号之间，边沿出现时间始终间隔固定，并且两者的边沿从不重叠。
在边沿出现时间调整电路103中，第一组时钟选择信号SEL1至SEL12被锁存，使其与各个与相应的时钟信号CK1至CK12之间具有预定相位差的时钟信号同步，并且将其输出作为边沿已被调整的第二组时钟选择信号SSEL1至SSEL12。已调制时钟信号产生电路102根据第二组时钟选择信号SSEL1至SSEL12选择时钟信号CK1至CK12中的一个，并将其作为选择的时钟信号SELCLK输出。
图7A和7B示出了在图5中的已调制时钟信号产生电路102之中的开关电路811的结构范例。如图7A所示的开关电路是一种CMOS电路的模拟开关，并且具有N沟道MOS晶体管903、P沟道MOS晶体管902和反相器901。对于N沟道MOS晶体管903的控制终端(栅极端子)，输入一个第二组中的时钟选择信号(开关控制信号)，例如，图5所示的时钟选择信号SSEL1。对于P沟道MOS晶体管902的栅极端子，输入由反相器901反转的时钟选择信号SSEL1。当时钟选择信号SSEL1设置为高电平时，模拟开关变得有传导性，并且将输入到模拟开关的时钟信号CK1传输到模拟开关的输出终端OUT。
如图7B所示的开关电路采用N沟道MOS晶体管904，并且将时钟选择信号SSEL1输入到N沟道MOS晶体管的栅极端子。当第二时钟选择信号SSEL1处于高电平时，将输入到开关电路的时钟信号CK1传输到开关电路的输出终端OUT。
顺便提一下，可以与图7A或7B示出的同样的方式构成开关电路812至816以及图6中的开关电路。
图8示出了如图5或6所示的已调制时钟信号产生电路和边沿出现时间调整电路的变形范例。图8所示结构与图5或6的差异在于，相应于该开关电路1011的触发电路的时钟信号输入终端，输入与输入到该相应开关电路1011的时钟信号一样的时钟信号CK1，以及差异在于，这里提供用于延迟该输入到开关电路1011的时钟信号CK1的延迟电路1002。事实上，提供如上所述的N电路。
在采用如图8所示的结构的情况下，同样地将相对于时钟信号CK1而由延迟电路1002延迟的时钟信号输入到开关电路1011，因此，时钟信号可以被输入到该开关电路1011中，其中的时钟信号在边沿出现时间方面与输入到触发电路1001的时钟信号CK1不同。
参考图9和10，将在图9和10中说明上述已调制时钟信号产生电路和边沿出现时间调整电路的操作。在图9和10中，示出了作为用于选择图5中的时钟信号CK1至CK6中的一个作为真实的选择信号的第一组时钟选择信号SEL1至SEL6、第二组时钟选择信号SSEL1至SSEL6的波形，例如，时钟信号CK1至CK6和选择的时钟信号SELCLK。
在图9中，在相位滞后方向上跃迁时钟信号CK1至CK6。根据第二组时钟选择信号SSEL1至SSEL6，顺序地选择时钟信号CK1至CK6中的一个。从而产生的选择的时钟信号SELCLK的周期变为T+ΔT。
第一组时钟选择信号SEL1至SEL6是与选择的时钟信号SELCLK同步的信号。因此，通过将第一组时钟选择信号SEL1至SEL6分别与其它预定时钟信号同步进行锁存，从而产生第二组时钟选择信号SSEL1至SSEL6。在如图9所示的范例中，关于时钟信号CK1，通过将第一时钟选择信号SEL1与时钟信号CK5的上升沿同步进行锁存，从而将第二时钟选择信号SSEL1改变为低电平或高电平。进一步地，关于时钟信号CK2，通过将第一选择信号SEL2与时钟信号CK6的上升沿同步进行锁存，从而将第二时钟选择信号SSEL2改变为低电平或高电平。同样地，即可产生第二组时钟选择信号SSEL3至SSEL6的其它信号。
这里，如在图9中清楚地看到的那样，时钟信号的边沿出现位置CK1和与时钟信号CK5同步产生的第二时钟选择信号SSEL1始终处于固定间隔，并且边沿出现时间从不重叠，其中时钟信号CK5具有与时钟信号CK1不同的相位(相位超前T/3，即，120度)。因此，对于通过时钟信号CK1至CK6顺序产生的选择的时钟信号SELCLK，该选择的时钟信号的波形从不恶化，因为即使周期T+ΔT延续非常长的时间，第二组时钟选择信号SSEL1至SSEL6的边沿出现时间和分别选择的时钟信号CK1至CK6的边沿出现时间也从不重叠。从而，存在这样一种优势，即可以连续地产生相应于CK1→C2→CK3→CK4→CK5→CK6→CK1...的选择的时钟信号。在图9中，有这样一个周期，在该周期中所有第二组时钟选择信号SSEL1至SSEL6都处于低电平，然而，在该周期内，通过元件和电线的寄生电容，开关电路的输出得以保持。
在图10中，以及在图9中，顺序地从时钟信号CK1至CK6中选择出来一个时钟信号。然而，问题在于在哪里产生的选择的时钟信号SELCLK的周期为T-ΔT方面是不同的。也就是说，在相位超前方向上跃迁时钟信号CK1至CK6。例如，如在图10中清楚地看到的那样，时钟信号CK1的边沿出现时间和基于时钟信号CK5产生的时钟选择信号SSEL1始终间隔固定，且边沿出现时间从不重叠，其中时钟信号CK5具有与时钟信号CK1不同的相位(相位超前T/3，即120度)。
因此，关于基于时钟信号CK1至CK6顺序产生的选择的时钟信号SELCLK，尽管周期T-ΔT延续也不会有问题产生。从而，有这样一种优势，即可以连续地产生分别相应于CK1→C2→CK3→CK4→CK5→CK6→CK1...的选择的时钟信号SELCLK。虽然上述说明中说明的是六相的情况，但是它们同样地运行在十二相位情况中。
图11示出了用于给边沿出现时间调整电路103提供时钟选择信号的控制电路104的一种结构范例。如图11所示，控制电路104包括具有频率数据发生器601和三值的Δ∑调制器602的控制逻辑电路106，以及具有上/下环形寄存器603的时钟选择信号产生电路105。环形寄存器603使得状态转换与选择的时钟信号SECLK同步，以产生第一组时钟选择信号SEL1至SEL12。从频率数据发生器601输出的频率数据FData被输入到三值的Δ∑调制器602中，并被转换为三值的控制信号CSG。上/下环形寄存器603使得选择变换向前或向后，或者根据控制信号CSG保持它。请注意，在如图1所示的相位选择型频率调制器中，周期数据发生器取代了频率数据发生器。
图12示出了如图11所示的上/下环形寄存器603。该上/下环形寄存器603具有D-型触发电路(D-FF)501至512和相应于这些触发电路501至512的选择电路521至532。将触发电路501至512的输出端子分别连接至边沿出现时间调整电路103中的第一组时钟选择信号SEL1至SEL12的输入终端(见图6)。
选择电路521至532由三个输入一个输出的选择器电路构成，并由作为控制逻辑电路106的输出的控制信号(选择器信号)CSG控制(见图11)。更具体地说，选择电路521至532是用于根据控制信号CSG的三态输出三个输入端的一个的电路。另一方面，将触发电路501至512与选择的时钟信号SECLK同步来锁存选择电路521至532的输出，其中选择的时钟信号SECLK是从已调制时钟信号产生电路输出的，并将选择电路521至532的输出作为第一组时钟选择信号SEL1至SEL12。借此，处于高电平的信号在第一组时钟选择信号SEL1至SEL12之间跃迁。
图13示出了控制电路104的另一个结构范例。控制电路104包括具有上/下计数器401和解码器402的时钟选择信号产生电路105，以及用于控制该时钟选择信号产生电路105的控制逻辑电路106。时钟选择信号产生电路105根据从控制逻辑电路106处提供的控制信号的值而输出第一组时钟选择信号SEL1至SEL12。同时，时钟选择信号产生电路105根据从控制逻辑电路106处提供的控制信号的值将欲激活的时钟选择信号向前迁移一个或向后迁移一个，或者保持而不变化。
控制逻辑电路106输出控制信号CSG，用于控制上/下计数器401。该上/下计数器401是一种当接收脉冲时，能够一次增加或者减少一个计数器的值的计数器。该上/下计数器401与已调制的时钟信号(脉冲信号)SELCLK同步操作，并且每当接收控制信号CSG时改变输出计数器值CTV，从而使得1→2→3→4→…→11→12→1→2→…(向上)，或12→11→…→4→3→2→1→12→11→…(向下)。
上/下计数器401将相应于“向上”、“向下”和“保持”三种操作中的一个的值，作为计数值CTV输出到解码器402。与计数值CTV一致，解码器402激活第一组时钟选择信号SEL1至SEL12中处于高电平的一个。
图14示出了如图13所示的控制电路104的操作。控制电路104的操作在控制信号CSG的值表示“向上”的情况中和在控制信号CSG的值表示″向下″的情况中是不同的。在控制信号CSG的值表示″向上″的情况中，在第一组时钟选择信号SEL1至SEL12之中处于高电平的信号发生改变，以使得如由箭头符号AR1所示的SE1→SEL2→SEL3→…。另一方面，在控制信号CSG的值表示″向下″的情况中，在第一组时钟选择信号SEL1至SEL12之中处于高电平的信号发生改变，以使得如由箭头符号AR2所示的SEL4→SEL3→SEL2→…。
图15示出了如图11所示的三值的Δ∑调制器602的结构。如图15所示，该Δ∑调制电路具有二次结构，并且具有第一至第四加法器701、702、704和705，延迟电路703和706以及三值的数字转换器707。该三值的数字转换器707输出+Δ、0、-Δ中的一个作为响应该输入的控制信号CS。关于时钟信号的选择，当三值与“向后变换”、“保持”和“向前变换”相关时，已调制的时钟信号的频率分别被控制为f＝f0·13/12，f＝f0和f＝f0·11/12。
根据如图15所示的结构，通过将由以下表达式表示的值作为频率数据FData输入，可以将已调制的时钟信号MCK的频率控制为一个任意的频率f1。
频率数据＝Δ×(f1-f0)/(f0/12) ...(5)请注意，可以使用一比特Δ∑调制器代替如图15所示的三值Δ∑调制器。在这种情况下，一比特与“向上跃迁”、“保持”和“向下跃迁”中的两个有关。
从而，可以通过一种简单的结构实现频率调制。进一步地，当电荷泵的脉冲宽度很大时，通常PLL输出的抖动倾向于变得更大。另一方面，在已调制时钟信号产生电路中，根据实施例1，可以通过使用选择器精细地控制用于反馈的时钟信号的相位，因此，存在减少抖动的优势。
根据上述本发明第一个实施例中的已调制的时钟信号发生器，可以产生对相位可评价范围不进行限制的已调制的时钟信号，并且可以减少电子设备的EMI。
其次，请参考图16了解根据发明的第二实施例的相位选择型频率调制器。如图16所示，根据第二实施例的相位选择型频率调制器具有多相时钟信号产生电路101、已调制时钟信号产生电路102、边沿出现时间调整电路103和控制电路104以及根据图1所示的第一个实施例的相位选择型频率调制器。不同于如图1所示的电路的地方在于PLL1205另外连接到已调制时钟信号产生电路102的输出。在该实施例中，已调制时钟信号MCK由PLL 1205输出。根据该实施例，从已调制的时钟信号产生电路102输出的选择的时钟信号SELCLK中发生的离散周期变化通过PLL 1205的环路滤波器进行滤波，因此，可以获得频率变化适度的已调制的时钟信号。
工业实用性本发明可以被使用在将被用于执行图像数据的传输等等的电子设备中的相位选择型频率调制器和相位选择型频率合成器。
权利要求
1.一种相位选择型频率调制器包括多相时钟信号产生装置，用于从各个信号中相互产生具有相位差的N相位时钟信号；控制装置，用于顺序地激活第一组时钟选择信号中的一个，其中该时钟选择信号标明将从所述多相时钟信号产生装置输出的N相位时钟信号中选择出来的时钟信号，所述第一组时钟选择信号相应于N相位时钟信号；边沿出现时间调整装置，用于调整从所述控制装置输出的第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以相应于从所述多相时钟信号产生装置输出的N相位时钟信号，输出第二组时钟选择信号；以及已调制时钟信号产生装置，用于根据从所述边沿出现时间调整装置输出的所述第二组时钟选择信号的激活状态，从所述N相位时钟信号中选择一个时钟信号，以输出选择时钟信号作为已调制的时钟信号。
2.一种相位选择型频率调制器包括多相时钟信号产生装置，用于从各个信号中相互产生具有相位差的N相位时钟信号；控制装置，用于顺序地激活第一组时钟选择信号中的一个，其中该时钟选择信号标明将从所述多相时钟信号产生装置输出的N相位时钟信号中选择出来的时钟信号，所述第一组时钟选择信号相应于N相位时钟信号；边沿出现时间调整装置，用于调整从所述控制装置输出的第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以相应于从所述多相时钟信号产生装置输出的N相位时钟信号，输出第二组时钟选择信号；已调制时钟信号产生装置，用于根据从所述边沿出现时间调整装置输出的所述第二组时钟选择信号的激活状态，从所述N相位时钟信号中选择一个时钟信号，以输出选择时钟信号；以及PLL(锁相环)装置，用于接收由所述已调制时钟信号产生装置选择的时钟信号和对在选择的时钟信号中的抖动进行滤波，以输出已调制的时钟信号。
3.根据权利要求1的相位选择型频率调制器，其中所述边沿出现时间调整装置调整第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以使得根据由所述选择装置激活的第一时钟选择信号选择的时钟信号的上升沿出现时间和/或下降沿出现时间与所述第二组时钟选择信号的上升沿出现时间和/或下降沿出现时间不会发生重叠。
4.根据权利要求2的相位选择型频率调制器，其中所述边沿出现时间调整装置调整第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以使得根据由所述选择装置激活的第一时钟选择信号选择的时钟信号的上升沿出现时间和/或下降沿出现时间与所述第二组时钟选择信号的上升沿出现时间和/或下降沿出现时间不会发生重叠。
5.一种相位选择型频率合成器包括控制装置，用于顺序地激活所述第一组时钟选择信号中的一个，其中该时钟选择信号标明将从多相时钟信号产生装置具有相位差的所述N相位时钟信号中选择出来的时钟信号，第一组时钟选择信号相应于N相位时钟信号；边沿出现时间调整装置，用于调整从所述控制装置输出的第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以相应于从多相时钟信号产生装置输出的所述N相位时钟信号，输出第二组时钟选择信号；以及已调制时钟信号产生装置，用于根据从所述边沿出现时间调整装置输出的所述第二组时钟选择信号的激活状态，从所述N相位时钟信号中选择一个时钟信号，以输出选择时钟信号作为已调制的时钟信号；相位比较装置，用于将参考时钟信号的相位和通过所述已调制时钟信号产生装置选择的时钟信号的相位进行比较；以及多相时钟信号产生装置，用于基于所述相位比较装置的比较结果产生所述N相位时钟信号，并且输出一个所述N相位时钟信号作为已调制的时钟信号。
6.根据权利要求5的相位选择型频率合成器，还包括分割装置，用于对由已调制时钟信号产生装置选择的时钟信号进行频率分割，并且输出经过频率分割的时钟信号到所述相位比较装置。
全文摘要
一种能够放松对已调制的时钟信号的相位范围的限制的相位选择型频率调制器。该相位选择型频率调制器包括多相时钟信号产生装置101，用于从各个信号中相互产生具有相位差的N相位时钟信号；控制装置104，用于顺序地激活第一组时钟选择信号中的一个，其中该时钟选择信号标明将从所述多相时钟信号产生装置输出的N相位时钟信号中选择出来的时钟信号，所述第一组时钟选择信号相应于N相位时钟信号；边沿出现时间调整装置103，用于调整从所述控制装置104输出的第一组时钟选择信号的上升沿出现时间和/或下降沿出现时间，以相应于从所述多相时钟信号产生装置输出的N相位时钟信号，输出第二组时钟选择信号；以及已调制时钟信号产生装置102，用于根据从所述边沿出现时间调整装置103输出的所述第二组时钟选择信号的激活状态，从所述N相位时钟信号中选择一个时钟信号，以输出选择时钟信号作为已调制的时钟信号MCK。
文档编号G06F1/04GK1720493SQ20038010502
公开日2006年1月11日 申请日期2003年12月8日 优先权日2002年12月6日
发明者小沢诚一, 冈村淳一 申请人:哉英电子股份有限公司