专利名称：适用串联接口方式的存储器控制装置和存储器模块的制作方法
技术领域：
本发明中涉及到的是使用串联接口方式在个人用计算机等计算机系统内存储器控制装置和存储器模块中，执行数据发送/接收操作的一种适用串联接口方式的存储器控制装置和存储器模块。
(2)背景技术图1是现有的个人用计算机的构成图；上述个人用计算机由CPU10、音频控制器11、北桥芯片12、存储器模块13、I/O控制器14、南桥芯片15、硬盘16以及键盘控制器17等组成。
一方面，上述北桥芯片12中，还包括利用并列接口(ParallelInterface)方式与上述存储器模块13进行数据发送/接收操作的存储器控制装置(Memory Controller)；例如，如图2所示，图2是现有的存储器控制装置和存储器模块以并列(Parallel)接口方式连接的状态图，上述存储器控制装置通过并列接口向存储器模块13(包括多个存储器)输出时钟(Clock)和数据(Data)，而上述存储器模块13则通过并列接口向存储器控制装置输出选通脉冲(Strobe)。
另外，上述存储器控制装置和存储器模块13中，如图3所示，图3是现有的个人用计算机的数据导入(Data Read)定时图。选通脉冲信号(DQS)相互交叉(Cross)时，就会读取/记录(Read/Write)实际数据；例如适用132比特并列接口方式时，就会分配到64比特数据线(Data Line)，并且还分配到8比特数据遮罩(Data Mask)。
而且，分配到8比特或者16比特数据选通脉冲(Data Strobe)时，就会分配到14比特存储器地址(Memory Address)、3比特库号选择(BankSelect)、12比特时钟(Clock)、4比特芯片选择信号(Chip Select)、4比特时钟使能(Clock Enable)、4比特片上终端元件(On Die Termination)。
另外，还可以分配3比特行地址信号(Row Address Signal)、列地址信号(Column Address Signal)等；当使用上述并列接口方式时，最大数据传送率为‘(Maximum clock × data bit)/8＝(533×64)/8＝4.3GB/s’。
但，最近要求计算机系统的高性能化，为了进一步提高上述最大数据传送率，必须要增加‘Maximum clock’或者‘data bit’；因此，适用于并列接口的信号线个数比现在也会有所增加，并且印刷回路基板(PCB)的设计变得更加复杂；另外，由于时钟(Clock)的增加，导致了发生在并列接口的数据偏移(Data Skew)也会急剧增加。
(3)发明内容本发明的目的就是为了解决上述种种问题，提供具有以下特点的一种适用串联接口方式的存储器控制装置和存储器模块利用串联接口(SerialInterface)方式更加有效地执行个人用计算机中存储器控制装置和存储器模块之间的数据发送/接收操作。
为了达到上述目的，本发明中的适用串联接口方式的存储器控制装置和存储器模块具有以下几个部件设置于计算机系统内部的存储器控制装置和存储器模块中，能够决定接口链接装置的物理性接口块；将通过上述物理性接口块接收到的数据包，临时保存的信号接收寄存器；从上述信号接收寄存器的临时保存数据包中分离地址信息和数据的解码器；通过上述物理性接口块，将要发送的数据与地址信息一同，编码为数据包的编码器；临时保存上述已编码数据包的信号发送寄存器。
本发明的效果本发明的适用串联接口方式的存储器控制装置和存储器模块，利用串联接口(Serial Interface)方式，更加有效地执行个人用计算机中存储器控制装置和存储器模块之间的数据发送/接收操作；不仅可以减少适用于接口的信号线个数，而且使印刷回路基板(PCB)的设计更加容易；另外，事先可以防止并列接口中可能会发生的数据偏移，同时还可以大大提高最大数据传送率。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1是现有的个人用计算机的构成图。
图2是现有的存储器控制装置和存储器模块以并列(Parallel)接口方式连接的状态图。
图3是现有的个人用计算机的数据导入(Data Read)定时图。
图4是本项发明中，适用串联(Serial)接口方式的存储器控制装置和存储器模块之间的连接状态图。
图5是本发明中，适用串联接口方式的存储器控制装置传送的8比特初始化信息标示图。
图6是本发明中，适用串联(Serial)接口方式的存储器控制装置和存储器模块的详细构成图。
附图中主要部分的符号说明10CPU11音频控制器12北桥芯片 13存储器模块14I/O控制器 15南桥芯片16硬盘 17键盘控制器22串联存储器控制装置 23串联存储器模块220协议以及驱动器221，231解码器222，232编码器 223，233信号接收寄存器224，234信号发送寄存器 225，235物理性接口块230存储器单元(5)具体实施方式
下面参照附图，对本发明的适用串联接口方式的存储器控制装置和存储器模块的实施例进行详细说明。
图4是本发明中适用串联(Serial)接口方式的存储器控制装置和存储器模块之间的连接状态标示图，例如，串联存储器控制装置22和串联存储器模块23(由多个串联存储器)之间，可适用分配2比特下载数据(DNDATA，DNDATA#)信道和2比特上载数据(UPDATA，UPDATA#)信道的1倍串联存储器接口(xl Serial Memory Interface)方式。
另外，上述串联存储器控制装置22和串联存储器模块23之间，可适用分配4比特下载数据信道和上载数据信道的2倍串联存储器接口(x2 SerialMemory Interface)方式；另外，还可以适用分配16比特下载数据信道和上载数据信道的4倍串联存储器接口(X4 Serial Memory Interface)方式。
而且，上述串联存储器控制装置22和串联存储器模块23之间，可适用分配32比特下载数据信道和上载数据信道的8倍串联存储器接口(x8 SerialMemory Interface)方式，或者分配64比特下载数据信道和上载数据信道的16倍串联存储器接口(x16 Serial Memory Interface)方式。
一方面，上述串联存储器控制装置22中，为了执行与上述串联存储器模块之间的正常性接口操作，如图5所示，图5是本发明中，适用串联接口方式的存储器控制装置传送的8比特初始化信息标示图，传送/输出各自包含RANK、BANK、CAS Latency、Mode、Burst Type、Reserved区域的8比特初始化信息；例如，记录在上述Mode区域中的值为‘0’时，作为标准模式就会显示‘1’时的测试模式；如果记录在上述Burst区域中的值为‘0’时，作为连续模式(Sequential)显示‘1’时的接口(Interface)。
另外，如图6所示，图6是本发明中，适用串联(Serial)接口方式的存储器控制装置和存储器模块的详细构成图，上述串联存储器控制装置22中包括协议以及驱动器220、解码器221、编码器222、信号接收寄存器223、信号发送寄存器224以及物理性接口块225等部件。而上述串联存储器模块23中则包括存储器单元230、解码器231、编码器232、信号接收寄存器233、信号发送寄存器234以及物理性接口块235等部件。
而且，上述串联存储器控制装置22的物理性接口块225和上述串联存储器模块23的物理性接口块235，通过下载数据信道和上载数据信道相互连接，并且以串联接口方式发送/接收数据；上述物理性接口块中决定接口链接装置(例如x1，x2，x4，x8，x16 interface)，并且在上述信号接收积存器中临时保存从对方接收到的数据。
上述信号接收寄存器将通过所述的物理性接口块接收到的数据包，临时保存；上述解码器将信号接收寄存器的临时保存数据包中分离地址信息和数据；上述编码器通过所述的物理性接口块，将要发送的数据与地址信息一同，编码为数据包；另外，上述信号发送寄存器临时保存已编码数据包的要向对方传送的数据；而上述解码器将接收到的数据分离为地址和数据；上述编码器将要传送的数据(例如8比特)与地址信息一同编码为数据包(Packet)；由于是利用数据包传送数据，即使不像并列接口方式那样以时钟或者选通脉冲为基准定时一致，上述协议以及驱动器中也可以提供运营系统(OS)能够识别到的驱动。
一方面，如上述一样适用串联接口方式时，最大数据传送率为‘(Maximumclock×data bit)/8’；这时的时钟(Clock)将133MHz的40倍速5333.333MHz作为基本接口时钟，当适用1倍串联存储器接口(x1 Serial MemoryInterface)时，就会是‘(Maximum clock×data bit)/8＝(5333×1)/8＝667MB/s’。
另外，将上述5333.333MHz作为基本接口时钟使用，当适用2倍串联存储器接口(x2Serial Memory Interface)时为‘(Maximum clock×data bit)/8＝(5333×2)/8＝1.3GB/s’；当适用4倍串联存储器接口(x4 Serial MemoryInterface)时为‘(Maximum clock×data bit)/8＝(5333×4)/8＝2.6GB/s’。
而且，当适用上述8倍串联存储器接口(x8 Serial Memory Interface)时为‘(Maximum clock×data bit)/8＝(5333×8)/8＝5.3GB/s’；当适用16倍串联存储器接口(x16 Serial Memory Interface)时为‘(Maximumclock×data bit)/8＝(5333×16)/8＝10.6GB/s’，因此可以确保比并列接口方式的最大数据传送率(例如4.3GB/s)更高的数据传送率。
本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种适用串联接口方式的存储器控制装置和存储器模块，其特征在于包括设置于计算机系统内部的存储器控制装置和存储器模块中，能够决定接口链接装置的物理性接口块；将通过所述的物理性接口块接收到的数据包，临时保存的信号接收寄存器；从所述的信号接收寄存器的临时保存数据包中分离地址信息和数据的解码器；通过所述的物理性接口块，将要发送的数据与地址信息一同，编码为数据包的编码器；临时保存所述的已编码数据包的信号的发送寄存器。
2.如权利要求项所述的适用串联接口方式的存储器接口和存储器模块，其特征在于所述的存储器控制装置中包含了能够提供运营系统识别驱动的协议以及驱动器；所述的存储器模块中，包含有多数个存储器。
3.如权利要求1所述的适用串联接口方式的存储器接口和存储器模块，其特征在于所述的存储器控制装置是，包含能够提供运营系统识别驱动的协议以及驱动器的串联存储器控制装置；所述的存储器模块则是包含存储器单元的串联存储器模块。
4.如权利要求3所述的适用串联接口方式的存储器接口和存储器模块，其特征在于还包括以下特点还包括所述的串联存储器控制装置和串联存储器模块，通过2n比特的下载数据信道和2n比特的上载数据信道，发送/接收数据包。
全文摘要
本发明是有关适用串联接口方式的存储器控制装置和存储器模块，包括设置于计算机系统内部的存储器控制装置和存储器模块中，能够决定接口链接装置的物理性接口块；将通过物理性接口块接收到的数据包，临时保存的信号接收寄存器；从临时保存数据包中分离地址信息和数据的解码器；将要发送的数据与地址信息一同，编码为数据包的编码器；临时保存已编码数据包的信号的发送寄存器。本发明利用串联接口方式，更加有效地执行构成个人用计算机中存储器控制装置和存储器模块之间的数据发送/接收操作，以减少接口的信号线个数，提高数据传送率，使印刷回路基板的设计更加容易。
文档编号G06F13/38GK1773477SQ20041006811
公开日2006年5月17日 申请日期2004年11月12日 优先权日2004年11月12日
发明者金胜奎 申请人:乐金电子(昆山)电脑有限公司