专利名称：高速数字信号采集回放卡的制作方法
技术领域：
本实用新型属于数据采集领域，特别面向国防、航空航天等高端数字信号通信领域，涉及对高频数字信号实时采集与处理技术。
背景技术：
数字信号采集技术是以一定的时钟频率采集数字电平信号的技术，广泛应用于国防、航空航天、遥感、科学试验、通信及工业控制等诸多领域。现有数字信号采集系统存在着采集速率低、支持信号种类单一、实时性差、不能同时支持采集与回放功能等缺点，多用于工业控制领域。随着国防、航空航天技术的飞速发展，对数字信号采集提出了更高的要求，即更高的采集速率，更多信号类型的支持以及更强的实时性能。上述要求是现有的数字信号采集系统不能满足的。
发明内容
本实用新型的目的是为了克服已有技术的不足之处，提出一种高速数字信号采集解决方案，设计出适应于各种高端数字信号采集应用的硬件采集回放卡，实现多种高速数字信号的实时采集与回放，支持高达300Mbps的数字信号采集速率，使得高端数字信号采集应用成为可能。
为达到上述目的，本实用新型采用的技术方案是一种高速数字信号采集回放卡，其电路由数字信号采集模块、数字信号回放模块、数字信号电平转换模块、缓冲管理模块及系统总线接口模块五部分组成；所述数字信号采集模块包括信号接口开关和串/并转换逻辑，信号接口开关接收一路同步时钟信号和一路数据信号，对TTL、LvTTL、CMOS及ECL四种不同电平类型信号通过设置开关进行识别与选择，并利用同步时钟信号的上升沿或下降沿进行信号采集；对采集的串行数字信号，串/并转换逻辑采用两片MC100E445芯片实现串行数据到并行数据的转换；所述数字信号回放模块包括并/串转换逻辑、信号接口开关和时钟控制电路，并/串转换逻辑采用两片MC100E446芯片，将从计算机系统回放读取的并行数据转换成串行数据，通过信号接口开关回放一路同步时钟信号和一路数据信号，时钟控制电路产生数据回放同步时钟，信号接口开关以用户指定的信号类型设置开关，将回放数据以用户指定的电平类型进行回放；所述数字信号电平转换模块包括采集信号电平转换逻辑和回放信号电平转换逻辑，采集信号电平转换逻辑将采集的信号电平转换成ECL电平信号进行卡内传输；回放信号电平转换逻辑将卡内回放的ECL电平信号转换成指定的信号电平信号进行输出；所述缓冲管理模块包括数据缓存FIFO和数据交叉开关，数据交叉开关采用EPM7064实现对数据缓冲的控制以及与外部电路的接口，实现数据缓冲FIFO与外部的高速数据通路；所述系统总线接口模块包括PCI/cPCI总线控制器和PCI/cPCI总线控制逻辑，PCI/cPCI总线控制器实现与PCI/cPCI总线的接口，PCI/cPCI总线控制逻辑实现对PCI/cPCI总线控制器的控制接口，将所述数字信号采集模块采集的数据传送给计算机系统或从计算机系统获取数据，通过所述的数字信号回放模块发送出去。
上述技术方案中的有关内容解释如下1、上述方案中，所述数字信号回放模块中时钟控制电路以16MHz的恒温晶振作为基准时钟，并采用SY89429V频率综合器作为可编程时钟，以实现在32～180MHz范围内任意频率的信号回放。
本实用新型工作原理是所述数字信号采集模块接收一路高速数字电平信号与一路时钟信号，根据时钟信号的跳变沿实施对数字信号的采集，对采集的串行数字信号经过串/并转换后，通过所说的总线接口模块发送给后端计算机系统；所述数字信号回放模块通过所说的总线接口模块获取回放数据，经过并/串转换，以特定的时钟频率将数据串行发送出去；所述数字信号电平转换模块实现多种信号电平的转换，针对不同的信号电平，数字信号电平转换模块统一转换成速度高、失真小的ECL电平信号进行卡内传输；所述缓冲管理模块实现高速采集数据的缓存，以保证高速数据流在处理及传输过程中保持连续性；所述系统总线接口模块实现与计算机系统的数据交换功能，通过PCI/cPCI总线与计算机系统实现数据交换，将所说的数字信号采集模块采集的数据传送给计算机系统或从计算机系统获取数据，通过所述数字信号回放模块发送出去。
本实用新型能实现多种数字信号类型的高速采集与回放，支持TTL、LvTTL、CMOS、ECL四种信号电平，支持0～300Mbps的数字信号采集与32～180Mbps的信号回放。其主要技术指标如下1、支持信号类型TTL、LvTTL、CMOS、ECL
2、采集速率 0～300Mbps3、回放速率 32～180Mbps4、总线传输速率 ＞100MB/s本实用新型可应用于以下领域1、雷达与声纳数字信号接收2、卫星数字通信3、遥感数据接收4、无线通信5、科学试验6、工业控制
图1本实用新型高速数字信号采集回放卡的硬件构成框图。
具体实施方式
以下结合附图及实施例对本实用新型作进一步描述实施例一种高速数字信号采集回放卡，其硬件由数字信号采集模块I、数字信号回放模块II、数字信号电平转换模块III、缓冲管理模块IV、系统总线接口模块V五部分组成，如图1所示。
各模块的组成及功能说明如下I、数字信号采集模块，包括信号接口开关和串/并转换逻辑，其中1)信号接口开关信号接口开关实现对不同电平类型信号的识别与选择，根据不同的输入信号电平类型设置开关，针对不同的信号电平分别进行不同的处理。本实用新型设计的硬件支持TTL、LvTTL、CMOS及ECL四种电平信号的采集，而传统的数据采集卡一般只支持一至二种信号电平。为了实现对多种电平信号的支持，系统引入信号接口开关概念，通过信号接口开关支持多种信号电平，包括正电平信号(如TTL、LvTTL、CMOS)和负电平信号(ECL)。
信号接口开关接收一路同步时钟信号和一路数据信号，根据同步时钟信号实现对数据的采集，硬件根据同步时钟的跳变沿对数据信号进行采集，由于本实用新型主要针对高频数字信号的采集，高频信号在传输过程中很容易产生失真与偏移，例如信号传输线缆的长度都有可能对信号产生影响，因此，硬件设计成可灵活设置在同步时钟信号的上升沿或下降沿进行信号采集，很大程度上解决了信号在传输过程中引起的偏移与失真。
2)串/并转换逻辑串/并转换逻辑实现串行数据到并行数据的转换，系统采集的信号为串行数据信号，必须通过串/并转换逻辑将采集的串行数据流转换成并行数据，方便数据存储到计算机系统或其他信号分析软件进行处理。同时，通过串/并转换逻辑，也可以降低信号的频率，例如，300MHz的串行数字信号转换为8位并行数字信号后，频率降为37.5MHz，使得信号在卡内传输时失真更小，这也是本实用新型在数据采集的一开始就进行串/并转换的一个原因。
串/并转换通过两片MC100E445芯片实现，MC100E445是一种高速4位串/并转换芯片，我们使用两片MC100E445芯片实现8位的串/并转换，串/并转换逻辑输入串行数字信号和同步时钟信号，输出8路并行数据信号和8分频时钟同步信号。
II、数字信号回放模块，包括并/串转换逻辑、信号接口开关和时钟控制电路，其中1)并/串转换逻辑并/串转换逻辑实现并行数据到串行数据的转换，系统进行回放的信号为从计算机系统读取的并行数据，必须将并行数据经过并/串转换，以串行数据的形式回放出去。
并/串转换过程实际上是上述串/并转换过程的逆过程，通过两片MC100E446芯片实现，MC100E446是一种高速4位并/串转换芯片，为实现8位并/串转换，我们采用两片MC100E446芯片实现，并/串转换逻辑输入8路并行数字信号和同步时钟信号，输出1路串行数据信号和8倍频时钟同步信号。
2)信号接口开关信号接口开关实现对数据以不同的信号电平类型进行回放，根据用户指定的信号类型设置开关，将回放数据以用户指定的电平类型(TTL、LvTTL、ECL、CMOS)进行回放。
信号接口开关回放一路同步时钟信号和一路数据信号，在时钟的跳变沿进行数据信号的回放，硬件可根据用户指定的时钟沿(时钟上升沿或下降沿)进行信号回放。
3)时钟控制电路时钟控制电路产生数据回放同步时钟，数据回放模块根据回放同步时钟实现数据的回放操作，传统的数字信号回放卡一般只支持以一个或若干个固定的频率对信号进行回放，为了改进传统数字信号回放卡的缺陷，我们引入了可编程时钟的硬件设计，以实现在32～180MHz范围内任意频率的信号回放。用户可以通过软件灵活地对回放硬件进行设定，设置信号回放的时钟频率。
为了能产生高精度的同步时钟，电路中选用16MHz的恒温晶振作为基准时钟，同时选用SYNERGY的SY89429V频率综合器作为可编程时钟，SY89429V具有25～400MHz时钟输出能力，输出时钟的抖动峰值仅为25ps，此外SY89429提供了数据和控制输入口，对它的控制极为方便。该电路的输出频率fout与输入频率fin的关系如下fout＝(fin/8)(M/N)式中M和N是通过接口写入SY89429的两个数值，根据设置不同的M和N值，即可得到25～400MHz的时钟输出。
III、数字信号电平转换模块，包括TTL转ECL逻辑和ECL转TTL逻辑，其中1)TTL转ECL逻辑本技术新型处理多种电平的高频信号，为了统一设计，在卡内信号传输统一使用信号质量好，失真小的ECL信号电平。ECL信号为负电平信号，而TTL、LvTTL、CMOS信号为正电平信号，针对这几种类型信号的采集，首先将它通过电平转换逻辑将其转换成ECL信号进行处理，既降低硬件设计的复杂度又提高了信号传输的质量。
TTL转ECL逻辑我们选用Micrel公司的SY100ELT24进行实现。SY100ELT24是一种高效的TTL电平信号到叉分ECL电平信号的转换器，输入TTL电平，经过转化，输出叉分ECL信号。SY100ELT24具有信号电平好，转换效率高(500ps延时)的特点。
2)ECL转TTL逻辑在进行信号回放时，由于板内信号传输采用统一的ECL电平信号，当要以其他信号电平形式进行回放时，必须将ECL信号转换成指定的信号电平信号进行输出。
我们选用Micrel公司的SY100ELT25实现ECL信号到TTL信号的转换，SY100ELT25是一种高效的叉分ECL电平信号到TTL电平信号的转换器，输入叉分ECL信号，输出TTL电平信号，SY100ELT25具有2.6ns的传输延时。
IV、缓冲管理模块，包括数据缓存FIFO和数据交叉开关，其中
1)数据缓存FIFO本技术新型实现高速数字信号的处理，要求能对高速数据的实时处理，要求有大容量的数据缓冲FIFO对数据进行缓冲处理，以避免由于系统暂时性的性能瓶颈而造成采集数据的溢出。
我们选用IDT公司的IDT72V3694作为卡上数据缓冲，IDT72V3694是一款双向32K×36×2的FIFO芯片，可以提供高达256KB的高速数据缓冲，访问时间6.5ns，是一款高速、低功耗(3.3V)的FIFO器件，内部两个独立的时钟提供FIFO的双向操作。数据缓冲FIFO与PCI总线控制器FIFO以及应用软件的缓存构成一个多级的数据缓冲机制，实现了高速数据的实时处理，避免了数据溢出。
2)数据交叉开关数据交叉开关实现对数据缓冲的控制以及与外部电路的接口，我们选用Altera的FPGA器件EPM7064实现。对FIFO的读写时序，标志信号进行控制管理，实现数据缓冲FIFO与外部的高速数据通路。
V、系统总线接口模块，包括PCI总线控制器和PCI总线控制逻辑，其中1)PCI总线控制器PCI总线控制器实现与PCI总线的接口，目前有32位和64位的PCI协议控制器。在本实用新型设计的高速数据采集回放卡中，要提供300Mbps的数据吞吐率，从满足系统需求及考虑系统成本的前提出发，我们选用了32位33MHz的PCI协议控制器，提供1Gbps的峰值传输速度。
2)PCI总线控制逻辑PCI总线控制逻辑实现对PCI总线控制器的控制接口，我们采用Altera公司的可编程逻辑器件EPM7256对PCI总线控制器的Add-On接口进行控制，实现了卡上寄存器访问，高速DMA数据通路，中断管理等控制功能。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
权利要求1.一种高速数字信号采集回放卡，其特征在于电路由数字信号采集模块、数字信号回放模块、数字信号电平转换模块、缓冲管理模块及系统总线接口模块五部分组成；所述数字信号采集模块包括信号接口开关和串/并转换逻辑，信号接口开关接收一路同步时钟信号和一路数据信号，对TTL、LvTTL、CMOS及ECL四种不同电平类型信号通过设置开关进行识别与选择，并利用同步时钟信号的上升沿或下降沿进行信号采集；对采集的串行数字信号，串/并转换逻辑采用两片MC100E445芯片实现串行数据到并行数据的转换；所述数字信号回放模块包括并/串转换逻辑、信号接口开关和时钟控制电路，并/串转换逻辑采用两片MC100E446芯片，将从计算机系统回放读取的并行数据转换成串行数据，通过信号接口开关回放一路同步时钟信号和一路数据信号，时钟控制电路产生数据回放同步时钟，信号接口开关以用户指定的信号类型设置开关，将回放数据以用户指定的电平类型进行回放；所述数字信号电平转换模块包括采集信号电平转换逻辑和回放信号电平转换逻辑，采集信号电平转换逻辑将采集的信号电平转换成ECL电平信号进行卡内传输；回放信号电平转换逻辑将卡内回放的ECL电平信号转换成指定的信号电平信号进行输出；所述缓冲管理模块包括数据缓存FIFO和数据交叉开关，数据交叉开关采用EPM7064实现对数据缓冲的控制以及与外部电路的接口，实现数据缓冲FIFO与外部的高速数据通路；所述系统总线接口模块包括PCI/cPCI总线控制器和PCI/cPCI总线控制逻辑，PCI/cPCI总线控制器实现与PCI/cPCI总线的接口，PCI/cPCI总线控制逻辑实现对PCI/cPCI总线控制器的控制接口，将所述数字信号采集模块采集的数据传送给计算机系统或从计算机系统获取数据，通过所述的数字信号回放模块发送出去。
2.根据权利要求1所述的高速数字信号采集回放卡，其特征在于所述数字信号回放模块中时钟控制电路以16MHz的恒温晶振作为基准时钟，并采用SY89429V频率综合器作为可编程时钟，以实现在32～180MHz范围内任意频率的信号回放。
专利摘要一种高速数字信号采集回放卡，其特征在于电路由数字信号采集模块、数字信号回放模块、数字信号电平转换模块、缓冲管理模块及系统总线接口模块五部分组成，数字信号采集模块包括信号接口开关和串/并转换逻辑；数字信号回放模块包括并/串转换逻辑、信号接口开关和时钟控制电路；数字信号电平转换模块包括采集信号电平转换逻辑和回放信号电平转换逻辑；缓冲管理模块包括数据缓存FIFO和数据交叉开关；系统总线接口模块包括PCI/cPCI总线控制器和PCI/cPCI总线控制逻辑。本实用新型能实现多种数字信号类型的高速采集与回放，支持TTL、LvTTL、CMOS、ECL四种信号电平，支持0～300Mbps的数字信号采集与32～180Mbps的信号回放，总线传输速率＞100MB/s。
文档编号G06F3/00GK2791739SQ200520070518
公开日2006年6月28日 申请日期2005年4月4日 优先权日2005年4月4日
发明者袁定伍 申请人:苏州鹞鹰数据技术有限公司