专利名称：容错计算机系统的搭接式故障注入装置及方法
技术领域：
本发明涉及到容错计算机系统的故障注入技术领域。
背景技术：
航天、金融、邮电等领域中应用的计算机系统在运行过程中不可避免会受到各种环境的干扰。如果系统发生故障，会造成严重的后果和重大损失。为了提高计算机系统的可靠性，满足长运行时间的要求，通常需要包含容错功能，这对容错系统本身的可靠性又提出了较高要求，使系统在发生故障时，仍然能可靠的运行，容忍故障的发生。
由此可见，系统中所采用的容错技术必须进行测试和分析，从而保证所设计的容错系统真正实现能够对预定故障正确处理的目标，然而在实验中开发的容错计算机系统面临着如何在使用前进行测试的问题，如果在系统出现问题时再对其进行测试和分析，就会造成重大损失，因此必须采用人为的故障模拟和故障分析来评价系统容错能力。
故障注入技术是用于验证容错系统设计正确性和评价容错性能的重要方法，它用人工的方法有意识地向系统中引入故障以加速容错系统的评测过程，通过记录和分析系统的反馈信息，可以提供极有价值的测试结果。作为有效的测试系统可靠性和容错性能的设备，故障注入器的研制和应用已较为广泛和深入，其中硬件故障注入器由于能模拟真实的硬件故障等特点，在测评容错系统可靠性的工作中发挥了重要作用，已成为应用最为广泛、最有价值的测试设备。
目前的故障注入方法及系统普遍存在以下问题(一)不具有通用性，均是针对某一具体型号的容错系统设计的，很难扩展到其它型号的容错系统上；(二)硬件注入方法不方便，需要逐个信号进行选择、连接测试探针，不但不方便而且还容易引入干扰信号影响测试结果；(三)功能不够完备，尤其是不具备与目标系统同步进行触发注入的功能；(四)不具备监视系统状态的功能。另外，目前的逻辑测量设备，主要还都是在系统使用运行后，对系统实时地进行故障检测和调试维护，或在实验室中对系统正常运行时测试分析。
发明内容
本发明的目的在于，提供一种可以彻底解决现有故障注入中存在的不具通用性、注入点连接不方便、不能与目标系统同步以及不能监视系统状态的四大问题的容错计算机系统的搭接式故障注入装置及方法。
本发明提供的容错计算机系统的搭接式故障注入装置，是采用芯片测试夹对目标系统进行芯片级的搭接式故障注入方式的故障注入装置，它包括宿主机、通讯电路、注入控制单片机电路、时钟电路、外部存储器、多路输出选择器、注入/检测FPGA控制电路、注入IC测试夹具、目标触发FPGA控制电路、地址/周期采样IC测试夹具、监视单片机控制电路、看门狗电路和连接器。
宿主机的串行通讯口与通讯电路的232串行通讯口连接，通讯电路的TTL电平输入、输出端分别与注入控制单片机电路的串行输出、输入端连接；时钟电路的时钟信号输出端与注入控制单片机电路的时钟信号输入端连接，注入控制单片机电路的地址/数据总线以及读、写信号与外部存储器的地址/数据总线以及读、写信号分别连接；注入控制单片机电路的输出端与多路输出选择器的输入端连接；多路输出选择器的输出端分别与注入/检测FPGA控制电路的输入端、目标触发FPGA控制电路的输入端相连接；注入/检测FPGA控制电路的输入/输出端与注入控制单片机电路的输入/输出端连接；目标触发FPGA控制电路的输入端与注入控制单片机电路的输出端连接；监视单片机控制电路的若干输入/输出端与注入控制单片机电路的输入/输出端连接；注入/检测FPGA控制电路的输入端与目标触发FPGA控制电路的输出端连接，注入/检测FPGA控制电路的若干输入/输出端分别与注入IC测试夹具的总线连接；目标触发FPGA控制电路的若干输入端与地址/周期采样IC测试夹具总线分别连接；监视单片机控制电路的输入端与看门狗电路的输出端连接，看门狗电路的输入端与连接器连接。
本发明的容错计算机系统的搭接式故障注入方法的步骤为步骤1系统初始化；步骤2宿主机向注入控制单片机电路发送故障参数；步骤3注入控制单片机电路存储宿主机发送的故障参数；步骤4注入控制单片机电路向监视单片机控制电路发送开始信号；步骤5注入控制单片机电路分别向注入/检测FPGA控制电路、目标触发FPGA控制电路发送故障参数；步骤6判断触发类型是否是随机触发模式？如果判断结果为是，则执行步骤7，如果判断结果为否，则执行步骤13；步骤7注入控制单片机控制电路向注入/检测FPGA控制电路发送随机触发开始信号；步骤8注入/检测FPGA控制电路执行故障注入，同时收集故障注入结果信息；步骤9注入控制单片机电路接收注入/检测FPGA控制电路发送的故障注入结果信息和监视单片机控制电路发送的目标系统重新启动的时间信息；步骤10判断故障注入是否完成？如果判断结果为是，则执行步骤11，如果否，则返回执行步骤9；步骤11注入控制单片机电路向宿主机发送故障注入结果信息和目标系统重新启动的时间信息；步骤12宿主机统计、显示注入控制单片机电路发送的故障注入结果信息和目标系统状态信息，返回执行步骤2；步骤13注入控制单片机电路向目标触发FPGA控制电路发送开始信号；步骤14目标触发FPGA控制电路开始执行目标触发工作，向注入/检测FPGA控制电路发送目标触发开始信号，然后执行步骤8。
本发明的有益效果有(一)、本发明的宿主机提供了灵活的故障注入参数的设置功能，可以根据试验人员的需求，灵活设计故障注入模式。(二)、采用IC测试夹具对故障注入目标系统进行芯片级的注入方式，在进行故障注入之前，根据目标系统的故障注入目标芯片的封装选择相应的IC测试夹具，并将IC测试夹具夹在要进行故障注入的目标芯片以及要采集相关信息的芯片上即可，与目前普遍采用的测试探针进行故障注入的方法相比，在整个故障注入过程中，除了需要更换故障注入芯片的情况以外，不必再对目标系统的硬件进行改动，方便、简化了故障注入的过程，可以彻底避免由于连接测试探针带来的不便以及由于测试探针的连接问题影响测试结果。(三)、本发明的目标触发模块，可以采集故障注入目标系统的地址/周期信息，实现了与目标系统进行同步故障触发注入的功能。(四)、本发明的监视单片机控制电路和看门狗电路实现了在故障注入过程中对故障注入目标系统状态的监视功能。
图1是本发明的容错计算机系统的搭接式故障注入装置的电路结构示意图；图2是具体实施方式
二中所述的时钟电路D4的电路结构示意图；图3是本发明的容错计算机系统的搭接式故障注入方法的流程图；图4是本发明的容错计算机系统的搭接式故障注入装置中宿主机D1内部的工作流程图；图5是本发明的容错计算机系统的搭接式故障注入装置中目标触发FPGA控制电路D9内部的工作流程图；图6至图9是本发明的容错计算机系统的搭接式故障注入装置中注入/检测FPGA控制电路D7内部的工作流程图；图10是本发明的容错计算机系统的搭接式故障注入装置的监视单片机控制电路D11内部的工作流程图。
具体实施例方式
具体实施方式
一参见图1、图3至图10。本实施方式的容错计算机系统的搭接式故障注入装置由宿主机D1、通讯电路D2、注入控制单片机电路D3、时钟电路D4、外部存储器D5、多路输出选择器D6、注入/检测FPGA控制电路D7、注入IC测试夹具D8、目标触发FPGA控制电路D9、地址/周期采样IC测试夹具D10、监视单片机控制电路D11、看门狗电路D12和连接器D14组成。
宿主机D1的232串行通讯口与通讯电路D2的232串行通讯口连接，通讯电路D2的TTL电平输入、输出端分别与注入控制单片机电路D3的串行输出、输入端连接；时钟电路D4的时钟信号输出端与注入控制单片机电路D3的时钟信号输入端连接，注入控制单片机电路D3的地址/数据总线以及读、写控制端与外部存储器D5的地址/数据总线以及读、写控制端分别连接；注入控制单片机电路D3的输出端与多路输出选择器D6的输入端连接；多路输出选择器D6的输出端分别与注入/检测FPGA控制电路D7的输入端、目标触发FPGA控制电路D9的输入端相连接；注入/检测FPGA控制电路D7的输入/输出端与注入控制单片机电路D3的输入/输出端连接；目标触发FPGA控制电路D9的输入端与注入控制单片机电路D3的输出端连接；监视单片机控制电路D11的若干输入/输出端与注入控制单片机电路D3的输入/输出端连接；注入/检测FPGA控制电路D7的输入端与目标触发FPGA控制电路D9的输出端连接，注入/检测FPGA控制电路D7的若干输入/输出端分别与注入IC测试夹具D8的总线连接；目标触发FPGA控制电路D9的若干输入端与地址/周期采样IC测试夹具D10总线连接；监视单片机控制电路D11的输入端与看门狗电路D12的输出端连接，看门狗电路D12的输入端与连接器D14的输入端连接。
在故障注入的时候，注入IC测试夹具D8搭接固定在故障注入目标系统的目标芯片30上；地址/周期采样IC测试夹具D10搭接固定在故障注入目标系统的总线芯片31上；连接器D14通过导线与故障注入目标系统的任意输出端32相连接。
本实施方式中的通讯电路D2选择ICL232集成电路；注入控制单片机电路D3选择8031单片机电路；时钟电路D4选择4M无源晶振；外部存储器D5选择芯片27128集成电路；多路输出选择器D6选择74H154集成电路；注入/检测FPGA控制电路D7和目标触发FPGA控制电路D9都选择ALTRA公司的Cyclone系列的EP1C60240集成电路。
本实施方式的容错计算机系统的搭接式故障注入方法的步骤为步骤1系统初始化；步骤2宿主机D1向注入控制单片机电路D3发送故障参数；步骤3注入控制单片机电路D3存储宿主机D1发送的故障参数；步骤4注入控制单片机电路D3向监视单片机控制电路D11发送开始信号；步骤5注入控制单片机电路D3分别向注入/检测FPGA控制电路D7、目标触发FPGA控制电路D9发送故障参数；步骤6判断触发类型是否是随机触发模式？如果判断结果为是，则执行步骤7，如果判断结果为否，则执行步骤13；步骤7注入控制单片机控制电路3向注入/检测FPGA控制电路D7发送随机触发开始信号；步骤8注入/检测FPGA控制电路D7执行故障注入，同时收集故障注入结果信息；步骤9注入控制单片机电路D3接收注入/检测FPGA控制电路D7发送的故障注入结果信息和监视单片机控制电路D11发送的目标系统重新启动的时间信息步骤10判断故障注入是否完成？如果判断结果为是，则执行步骤11，如果否，则返回执行步骤9；步骤11注入控制单片机电路D3向宿主机D1发送故障注入结果信息和目标系统重新启动的时间信息；步骤12宿主机D1统计、显示注入控制单片机电路D3发送的故障注入结果信息和目标系统状态信息，返回执行步骤2；步骤13注入控制单片机电路D3向目标触发FPGA控制电路D9发送开始信号步骤14目标触发FPGA控制电路D9开始执行目标触发工作，向注入/检测FPGA控制电路D7发送目标触发开始信号，然后执行步骤8。
在上述容错计算机系统的搭接式故障注入方法中，宿主机D1内部的方法步骤为步骤21选择目标芯片的封装；步骤22选择要进行故障注入的目标管脚及相应的故障值；步骤23设置注入故障的时间类型，可设置的时间类型有永久故障、瞬时故障、间歇故障，当选择瞬时故障时，需要设置持续时间，当选择间歇故障时，需要设置持续时间、间隔时间、注入次数；步骤24设置注入故障的触发类型，可设置的故障触发类型有随机触发、目标触发，当选择目标触发时，需要设置故障注入目标系统的地址信息和周期类型，所述周期类型包括读存储器周期、写存储器周期、读I/O周期、写I/O周期；步骤25存储故障参数；步骤26向注入控制单片机电路D3发送故障参数；步骤27等待注入控制单片机3发送的故障注入结果信息；步骤28统计、显示故障注入结果信息。
在上述容错计算机系统的搭接式故障注入方法中，目标触发FPGA控制电路7的内部运行步骤为步骤30接收注入控制单片机电路D3发送的故障参数信息；步骤31等待注入控制单片机电路D3发送的开始命令；
步骤32采集目标系统的地址、周期信息；步骤33判断采集的周期类型是否是预设周期类型？如果判断结果为是，则执行步骤34，如果判断结果为否，则返回执行步骤32；步骤34判断采集的地址信息是否是预设的地址信息？如果判断结果为是，则执行步骤35，如果判断结果为否，则返回执行步骤32；步骤35向注入/检测FPGA控制电路D7发送目标触发开始信号，返回执行步骤31。
在上述容错计算机系统的搭接式故障注入方法中，注入/检测FPGA控制电路D7的内部运行步骤为步骤40接收注入控制单片机电路D3发送的故障参数；步骤41根据故障参数锁定要进行故障注入的管脚及预设故障值；步骤42等待注入控制单片机电路D3发送的随机触发开始信号或者目标触发FPGA控制电路D9发送的目标触发开始信号；步骤43根据故障参数向已锁定管脚注入故障；步骤44判断故障时间类型，如果是永久故障，则执行步骤45；如果是瞬时故障，则执行步骤51；如果是间歇故障，则执行步骤61；步骤45向锁定管脚注入预设故障值；步骤46计时器清零，开始计时；步骤47采集被注入故障的管脚的状态信息；步骤48判断计时时间是否等于永久故障时间？如果判断结果为否，则返回执行步骤47，如果判断结果为是，则执行步骤49；步骤49停止该管脚的故障注入，根据采集的管脚状态信息判断故障注入是否有效，形成故障注入结果信息，执行步骤75；步骤51向已锁定的目标管脚注入预设故障值；步骤52计时器清零，开始计时；步骤53采集被注入故障的管脚的状态信息；步骤54判断计时时间是否等于预设持续时间？如果判断结果为否，则返回执行步骤53，如果判断结果为是，则执行步骤55；步骤55停止该管脚的故障注入，根据采集的管脚状态信息判断故障注入是否有效，形成故障注入结果信息，执行步骤75；步骤61计数器清零；步骤62向锁定管脚注入预设故障值；步骤63计时器清零，开始计时；步骤64采集被注入故障的管脚的状态信息；步骤65判断计时时间是否等于预设持续时间？如果判断结果为否，则返回执行步骤64，如果判断结果为是，则执行步骤66；步骤66停止该管脚的故障注入，根据采集的状态信息判断该管脚的故障注入是否有效，形成故障注入结果信息；步骤67计数器加1；步骤68判断计数器是否等于预设注入次数？如果判断结果为是，则执行步骤75，如果判断结果为否，则执行步骤69；步骤69计时器清零，重新开始计时；步骤70判断计时时间是否等于预设间隔时间？如果判断结果为否，则继续执行步骤70，如果判断结果为是，则返回执行步骤62；步骤75发送该管脚的故障注入结果信息到注入控制单片机电路D3。
在上述容错计算机系统的搭接式故障注入方法中，监视单片机控制电路D11的内部运行步骤为步骤80等待注入控制单片机电路D3发送的开始信号；步骤81获取目标系统的状态信息；步骤82判断目标系统状态是否是死机状态？如果判断结果为是，执行步骤83，如果判断结果为否，返回执行步骤81；步骤83监视单片机控制电路D11复位；步骤84计时器从零开始计时；步骤85获取目标系统状态信息；步骤86判断目标系统是否重新启动完毕？如果判断结果为是，则执行步骤87，如果判断结果为否，则返回执行步骤85；步骤87计时器停止计时，发送计时器时间到注入控制单片机电路D3，返回执行步骤81。
宿主机D1的主要功能有S1、编制故障参数；S2、向注入控制单片机电路D3发送故障参数；S3、统计、显示由注入控制单片机电路D3发送的信息。
通讯电路D2的主要功能是传递宿主机D1与注入控制单片机3之间相互发送的信息。
注入控制单片机电路D3的主要功能有K1、接收宿主机D1发送的故障参数，同时发送故障参数信息到注入/检测FPGA控制电路D7和目标触发FPGA控制电路D9；K2、根据故障参数控制注入/检测FPGA控制电路D7和目标触发FPGA控制电路D9对目标系统进行故障注入；K3、接收注入/检测FPGA控制电路D7传递的故障注入结果信息；K4、向监视单片机控制电路D11发送监视开始命令，并接收监视单片机控制电路D11发送的故障注入过程中故障注入目标系统死机后重新启动的时间信息；K5、发送故障注入结果信息和故障注入目标系统死机后重新启动的时间信息到宿主机D1。
注入/检测FPGA控制电路D7的主要功能有Z1、接收注入控制单片机电路D3发送的故障参数；Z2、根据故障参数锁定故障注入目标管脚及预设故障值；Z3、根据注入控制单片机电路D3或者目标触发FPGA控制电路D9发送的触发开始信号，通过注入IC测试夹具D8开始向故障注入目标系统执行故障注入。
Z4、在故障注入的过程中，采集被注入故障的管脚的状态信息，判断故障注入的有效性，形成故障注入结果信息，并将故障注入结果信息发送给注入控制单片机电路D3。
目标触发FPGA控制电路D9的主要功能有M1、接收注入控制单片机电路D3传递的故障参数以及注入开始命令；M2、通过地址/周期采集IC测试夹具10采集故障注入目标系统的地址、周期信息；M3、根据故障参数以及采集到的故障注入目标系统的地址/周期信息，给注入/检测FPGA控制电路D7发送目标触发信号。
该电路实现了可以与故障注入目标系统同步进行故障注入的功能。
监视单片机控制电路D11的主要功能有在故障注入执行过程中，监视故障注入目标的工作状态，当故障注入目标系统发生死机现象时，计算故障注入目标系统重现启动的时间，然后将该时间信息传送到注入控制单片机电路D3。
具体实施方式
二参见图2，本实施方式的容错计算机系统的搭接式故障注入装置与具体实施方式
一的区别在于，所述时钟电路D4由若干个不同频率的时钟源41和多选一开关40组成，若干个不同频率时钟源41的时钟信号输出端分别与多选一开关40的多个输入端连接，多选一开关40的输出端与注入控制单片机电路D3的时钟信号输入端连接。
本实施方式的容错计算机系统的搭接式故障注入装置中的时钟电路D4能够根据故障注入目标系统的情况，选择注入控制单片机3的工作时钟，使本发明的容错计算机系统的搭接式故障注入装置的通用性更强。
具体实施方式
三参见图1，本实施方式的容错计算机系统的搭接式故障注入装置在具体实施方式
一或二的的基础上，增加了显示器D13，显示器D13的控制输入端与监视单片机控制电路D11的输出端连接，本实施方式的显示器D13选用四位数码管显示器。
权利要求
1.容错计算机系统的搭接式故障注入装置，其特征在于它包括宿主机(D1)、通讯电路(D2)、注入控制单片机电路(D3)、时钟电路(D4)、外部存储器(D5)、多路输出选择器(D6)、注入/检测FPGA控制电路(D7)、注入IC测试夹具(D8)、目标触发FPGA控制电路(D9)、地址/周期采样IC测试夹具(D10)、监视单片机控制电路(D11)、看门狗电路(D12)和连接器(D14)，宿主机(D1)的232串行通讯口与通讯电路(D2)的232串行通讯口连接，通讯电路(D2)的TTL电平输入、输出端分别与注入控制单片机电路(D3)的串行输出、输入端连接；时钟电路(D4)的时钟信号输出端与注入控制单片机电路(D3)的时钟信号输入端连接，注入控制单片机电路(D3)的地址/数据总线以及读、写控制端与外部存储器(D5)的地址/数据总线以及读、写控制端分别连接；注入控制单片机电路(D3)的输出端与多路输出选择器(D6)的输入端连接；多路输出选择器(D6)的输出端分别与注入/检测FPGA控制电路(D7)的输入端、目标触发FPGA控制电路(D9)的输入端相连接；注入/检测FPGA控制电路(D7)的输入/输出端与注入控制单片机电路(D3)的输入/输出端连接；目标触发FPGA控制电路(D9)的输入端与注入控制单片机电路(D3)的输出端连接；监视单片机控制电路(D11)的若干输入/输出端与注入控制单片机电路(D3)的输入/输出端连接；注入/检测FPGA控制电路(D7)的输入端与目标触发FPGA控制电路(D9)的输出端连接，注入/检测FPGA控制电路(D7)的若干输入/输出端分别与注入IC测试夹具(D8)的总线连接；目标触发FPGA控制电路(D9)的若干输入端与地址/周期采样IC测试夹具(D10)总线连接；监视单片机控制电路(D11)的输入端与看门狗电路(D12)的输出端连接，看门狗电路(D12)的输入端与连接器(D14)的输入端连接。
2.根据权利要求1所述的容错计算机系统的搭接式故障注入装置，其特征在于所述时钟电路(D4)是由若干个不同频率的时钟源(D41)和多选一开关(D40)组成，每个时钟源(D41)的时钟信号输出端分别与多选一开关(D40)的多个输入端连接，多选一开关(D40)的输出端与注入控制单片机电路(D3)的时钟信号输入端连接。
3.据权利要求1所述的容错计算机系统的搭接式故障注入装置，其特征在于它增加了显示器(D13)，显示器(D13)的输入端与监视单片机控制电路(D11)的输出端连接。
4.容错计算机系统的搭接式故障注入方法，其特征在于它的方法步骤为步骤1系统初始化；步骤2宿主机(D1)向注入控制单片机电路(D3)发送故障参数；步骤3注入控制单片机电路(D3)存储宿主机(D1)发送的故障参数；步骤4注入控制单片机电路(D3)向监视单片机控制电路(D11)发送开始信号；步骤5注入控制单片机电路(D3)分别向注入/检测FPGA控制电路(D7)、目标触发FPGA控制电路(D9)发送故障参数；步骤6判断触发类型是否是随机触发模式？如果判断结果为是，则执行步骤7，如果判断结果为否，则执行步骤13；步骤7注入控制单片机电路(D3)向注入/检测FPGA控制电路(D7)发送随机触发开始信号；步骤8注入/检测FPGA控制电路(D7)执行故障注入，同时收集故障注入结果信息；步骤9注入控制单片机电路(D3)接收注入/检测FPGA控制电路(D7)发送的故障注入结果信息和监视单片机控制电路(D11)发送的目标系统重新启动的时间信息；步骤10判断故障注入是否完成？如果判断结果为是，则执行步骤11，如果否，则返回执行步骤9；步骤11注入控制单片机电路(D3)向宿主机(D1)发送故障注入结果信息和目标系统重新启动的时间信息；步骤12宿主机(D1)统计、显示注入控制单片机电路(D3)发送的故障注入结果信息和目标系统状态信息，返回执行步骤2；步骤13注入控制单片机电路(D3)向目标触发FPGA控制电路(D9)发送开始信号；步骤14目标触发FPGA控制电路(D9)开始执行目标触发工作，向注入/检测FPGA控制电路(D7)发送目标触发开始信号，然后执行步骤8。
5.根据权利要求4所述的容错计算机系统的搭接式故障注入方法，其特征在于所述宿主机(D1)内部的方法步骤为步骤21选择目标芯片的封装；步骤22选择要进行故障注入的目标管脚及相应的故障值；步骤23设置注入故障的时间类型，可设置的时间类型有永久故障、瞬时故障、间歇故障，当选择瞬时故障时，需要设置持续时间，当选择间歇故障时，需要设置持续时间、间隔时间、注入次数；步骤24设置注入故障的触发类型，可设置的故障触发类型有随机触发、目标触发，当选择目标触发时，需要设置故障注入目标系统的地址信息和周期类型，所述周期类型包括读存储器周期、写存储器周期、读I/O周期、写I/O周期；步骤25存储故障参数；步骤26向注入控制单片机电路(D3)发送故障参数；步骤27等待注入控制单片机电路(D3)发送的故障注入结果信息；步骤28统计、显示故障注入结果信息。
6.根据权利要求4所述的容错计算机系统的搭接式故障注入方法，其特征在于在所述目标触发FPGA控制电路(D9)的内部运行步骤为步骤30接收注入控制单片机电路(D3)发送的故障参数信息；步骤31等待注入控制单片机电路(D3)发送的开始命令；步骤32采集目标系统的地址、周期信息；步骤33判断采集的周期类型是否是预设周期类型？如果判断结果为是，则执行步骤34，如果判断结果为否，则返回执行步骤32；步骤34判断采集的地址信息是否是预设的地址信息？如果判断结果为是，则执行步骤35，如果判断结果为否，则返回执行步骤32；步骤35向注入/检测FPGA控制电路(D7)发送目标触发开始信号，返回执行步骤31。
7.根据权利要求4所述的容错计算机系统的搭接式故障注入方法，其特征在于在所述注入/检测FPGA控制电路(D7)的内部运行步骤为步骤40接收注入控制单片机电路(D3)发送的故障参数；步骤41根据故障参数锁定要进行故障注入的管脚及预设故障值；步骤42等待注入控制单片机电路(D3)发送的随机触发开始信号或者目标触发FPGA控制电路(D9)发送的目标触发开始信号；步骤43根据故障参数向已锁定管脚注入故障；步骤44判断故障时间类型，如果是永久故障，则执行步骤45；如果是瞬时故障，则执行步骤51；如果是间歇故障，则执行步骤61；步骤45向锁定管脚注入预设故障值；步骤46计时器清零，开始计时；步骤47采集被注入故障的管脚的状态信息；步骤48判断计时时间是否等于永久故障时间？如果判断结果为否，则返回执行步骤47，如果判断结果为是，则执行步骤49；步骤49停止该管脚的故障注入，根据采集的管脚状态信息判断故障注入是否有效，形成故障注入结果信息，执行步骤75；步骤51向已锁定的目标管脚注入预设故障值；步骤52计时器清零，开始计时；步骤53采集被注入故障的管脚的状态信息；步骤54判断计时时间是否等于预设持续时间？如果判断结果为否，则返回执行步骤53，如果判断结果为是，则执行步骤55；步骤55停止该管脚的故障注入，根据采集的管脚状态信息判断故障注入是否有效，形成故障注入结果信息，执行步骤75；步骤61计数器清零；步骤62向锁定管脚注入预设故障值；步骤63计时器清零，开始计时；步骤64采集被注入故障的管脚的状态信息；步骤65判断计时时间是否等于预设持续时间？如果判断结果为否，则返回执行步骤64，如果判断结果为是，则执行步骤66；步骤66停止该管脚的故障注入，根据采集的状态信息判断该管脚的故障注入是否有效，形成故障注入结果信息；步骤67计数器加1；步骤68判断计数器是否等于预设注入次数？如果判断结果为是，则执行步骤75，如果判断结果为否，则执行步骤69；步骤69计时器清零，重新开始计时；步骤70判断计时时间是否等于预设间隔时间？如果判断结果为否，则继续执行步骤70，如果判断结果为是，则返回执行步骤62；步骤75发送该管脚的故障注入结果信息到注入控制单片机电路(D3)。
8.根据权利要求4所述的容错计算机系统的搭接式故障注入方法，其特征在于在所述监视单片机控制电路(D11)的内部运行步骤为步骤80等待注入控制单片机电路(D3)发送的开始信号；步骤81获取目标系统的状态信息；步骤82判断目标系统状态是否是死机状态？如果判断结果为是，执行步骤83，如果判断结果为否，返回执行步骤81；步骤83监视单片机控制电路(D11)复位；步骤84计时器从零开始计时；步骤85获取目标系统状态信息；步骤86判断目标系统是否重新启动完毕？如果判断结果为是，则执行步骤87，如果判断结果为否，则返回执行步骤85；步骤87计时器停止计时，发送计时器时间到注入控制单片机电路(D3)，返回执行步骤81。
全文摘要
容错计算机系统的搭接式故障注入装置及方法涉及到容错计算机系统的故障注入技术领域，它解决了现有故障注入装置及方法的不通用、注入点连接不便、不能与目标系统同步注入的问题。容错计算机系统的搭接式故障注入装置采用IC测试夹具与注入目标系统的芯片进行搭接式连接，宿主机(D1)通过通讯电路(D2)与注入控制单片机电路(D3)连接，注入控制单片机电路(D3)分别与多路输出选择器(D6)、注入/检测FPGA控制电路(D7)、目标触发FPGA控制电路(D9)和监视控制单片机电路(D11)连接。容错计算机系统的搭接式故障注入方法是故障参数传递、注入控制、目标触发控制、注入执行与结果监测、目标系统状态监视、注入结果统计与显示。本发明能够对容错计算机系统进行测试、分析。
文档编号G06F11/07GK1952905SQ20061015107
公开日2007年4月25日 申请日期2006年11月29日 优先权日2006年11月29日
发明者杨孝宗, 刘宏伟, 吴智博, 左德承, 崔刚, 舒燕君, 董剑, 温东新, 苗百利, 向琳, 张展, 罗丹彦, 王玲 申请人:哈尔滨工业大学