算术处理装置和使用算术处理装置的电子设备的制作方法

专利名称：算术处理装置和使用算术处理装置的电子设备的制作方法
技术领域：
本发明涉及一种其上安装有包括多个组(set)的联合高速緩存 存储器的算术处理装置，特别是，涉及一种能够在操作期间根据操 作条件改变预定组的算术处理装置。
背景技术：
以目前CPU (中央处理单元)为代表的几乎所有的算术处理装置 具有被称为存储程序系统的体系结构。在存储程序系统中，由CPU 处理的指令和该处理所需的数据存储在存储器中。通过CPU进行的 处理通过顺序读出存储器中的数据而继续进行。因此，在其上安装 有CPU的系统中，存储器存取速度对于确定整个系统的性能是非常 重要的。这就是为什么高速緩存存储器安装在许多CPU上的原因。高速緩存存储器是一种高速度存储器，用于复制其中数据以低速 写入/读出的主存储器(外部存储器)的内容的一部分，以便存储它。注意，CPU所需的数据处于高速緩存存储器中的情形被称为高速緩存 命中(cache hit)。另一方面，CPU所需的数据没有处于高速緩存 存储器中的情形被称为高速緩存未中(cache miss)。非专利文献1 涉及关于这种高速緩存存储器的性能的信息。在高速緩存未中的情况下，低速主存储器被存取。因此，高速緩 存命中可能性(高速緩存命中率)越高，即高速緩存未中可能性(高 速緩存未中率)越低，则CPU可以越快地执行处理。也就是说，在 其上安装有CPU的系统中，可以改善整个系统的性能。[非专利文献 1〗 J. Hennessy and D. Patterson, "Computer Architecture", Nikkei Business Publications. Inc， pp. 418—419。发明内容通常，高速緩存存储器越大，则高速緩存未中发生越少。因此， CPU的更快处理可以通过增加高速緩存存储器的容量来实现。然而， 在CPU中，高速緩存存储器是最高功耗块之一。因此，在通过增加 容量改善CPU的处理速度的同时，也需要实现高速緩存存储器中的低功耗。CPU的高速緩存存储器包括用于存储关于从主存储器复制的内 容的一部分或整个初始地址的标记存储器(tag memory)，和用于 复制存储在该地址中的内容的数据存储器。当读出高速緩存存储器 时，该地址与存储在标记存储器中的数据(标记数据)进行比较， 并且同时，读出复制的数据(复制数据)。这里，地址对应于标记 数据的情形称为高速緩存命中，并且读取的复制数据用于CPU的处 理。另一方面，地址不对应于标记数据的情形称为高速緩存未中， 并且读取的复制数据不具有有效性；因此，处理CPU所需的数据需 要通过再次存取主存储器来得到。作为典型的高速緩存存储器结构，列举了全组联合系统、直接映 射系统、n路组联合系统等。下文，对每个系统进行简要描述。根据全组联合系统，初始地址的所有比特存储在标记存储器中。 当读出高速緩存存储器时，标记存储器的所有行(入口 )中的标记 数据被读出并且将每一个数据与地址相比较。在它们彼此对应的情 况下，有关入口中的复制数据具有有效性。尽管可以从主存储器的 任何地址复制数据，但是比较电路根据高速緩存存储器的容量变得 复杂。因此，该系统在少量入口的情况下，即在高速緩存存储器具 有小容量的情况下，是有效的。根据直接映射系统，主存储器的地址的一部分比特存储在标记存 储器中。通常，存储地址的高位比特(high-order bit)。另外， 其中可以存储数据的标记存储器的入口由地址的低位比特(low-order bit ) 来表示。 当读出高速緩存存储器时，仅从由地址的低位 比特表示的标记存储器的入口读出的标记数据与该地址的高位比特 进行比较。在它们彼此对应的情况下，有关入口中的复制数据具有 有效性。尽管可以简化比较电路，但是在其每一个具有相同低位比 特的地址被频繁访问的情况下，高速緩存命中率降低。也就是说， 该系统在CPU所需的数据具有局部性(locality)的情况下是有效 的，并且当执行大规模程序时，该性能退化。根据n路组联合系统，将标记存储器和数据存储器设置成一对， 并且形成n (通常是2、 4或8)对组。主存储器的地址的一部分比 特存储在包括在任何组中的标记存储器中。通常，存储地址的高位 比特。另外，其中可以存储数据的标记存储器的入口由地址的低位 比特来表示。当读出高速緩存存储器时，仅从由地址的低位比特表 示的每个标记存储器的入口读出的标记数据与所有组的每个标记存储器的地址的高位比特进行比较。在它们彼此对应的情况下，有关 组的入口中的复制数据具有有效性。尽管比较电路变得稍微复杂， 但是即使在其每 一 个具有相同低位比特的地址被频繁访问的情况 下，高速緩存命中率也没有降低。这里，对通常用作高性能CPU的高速緩存存储器的n路组联合高 速緩存存储器进行详细描述。注意，为了简单起见，对2组联合高 速緩存存储器进行了概述。高速緩存存储器的结构在图1中示出。这里，高速緩存存储器 101包括第一组102、第二组103、标记比较电路104、和数据选择 电路105。第一组102包括第一标记存储器106和第一数据存储器 107。第二组103包括第二标记存储器108和第二数据存储器109。 标记比较电路104包括第一比较电路110和第二比较电路111。这里，在高速緩存存储器中，存储主存储器中的内容的一部分的 复制。也就是说，关于主存储器的特定地址中的内容，该地址的高 位比特存储在第一标记存储器106和第二标记存储器108的入口的 任何一个中，其由该地址的低位比特表示。另外，在地址的高位比特存储在第一标记存储器106中的情况下 以及在其存储在第二标记存储器108中的情况下，主存储器的地址 的内容(复制数据)分别存储在由第一数据存储器107的地址的低 位比特表示的入口和由第二数据存储器109的地址的低位比特表示 的入口中。对高速緩存存储器的操作进行描述。首先，高速緩存存储器接收 主存储器的地址112，其中存储了接下来为CPU所需的数据。其次，将地址112的高位比特(地址高位比特)113发送到标记 比较电路104,并且将地址112的低位比特(地址低位比特)114发 送到第一组102和第二组103。在第一组102中，解码地址^氐位比特 114，并且输出分别存储在第一标记存储器106的入口和第二数据存 储器107的入口中的第一标记数据115和第一复制数据116。类似
地，第二标记数据117和第二复制数据118从第二组103输出。第三，在第一比较电路110中，将地址高位比特113与第一标记 数据115进行比较，以便输出第一标记命中信号119。这里，在它们 彼此对应的情况下，第一标记信号119被设置为"1"，并且在 它们彼此不对应的情况下，其被设置为"0"。类似地，在第二比较 电路111中，将地址高位比特113与第二标记数据117进行比较以 便输出第二标记命中信号120。最后，在数据选择电路105中，在第一标记命中信号119为"1" 的情况下，第一复制数据116被输出为高速緩存数据121，并且在第 二标记命中信号120为"1"的情况下，第二复制数据118被输出为 高速緩存数据121。另外，输出高速緩存命中信号122，其在第一标 记命中信号119或第二标记命中信号120为"1"的情况下被设置为 1 "在高速緩存命中信号122为"1"的情况下，CPU可以使用高速 緩存数据121作为有效数据，其与主存储器的地址112中存储的内 容相同。另一方面，在高速緩存命中信号122为"0"的情况下，其 意味着高速緩存未中，必需的数据需要通过存取主存储器获得。在2路组联合高速緩存存储器的情况下，第一复制数据116和第 二复制数据118中的至少一个没有被一贯使用。即，读出数据所需 的电流不变地浪费为未用功耗。在n路组联合高速緩存存储器中， 随着组数目的增加，处理性能改善；然而，浪费的功耗也增加。鉴于上述问题，本发明提供一种高性能和低功耗的算术处理装 置，其上通过根据操作条件动态地改变操作组安装了 n路组联合高 速緩存存储器。在本发明中，该算术处理装置包括CPU和DSP (数字 信号处理器)。本说明书中公开的本发明的结构是一种其上安装有联合高速緩 存存储器的算术处理装置。该高速緩存存储器包括至少一个组。每 个组包括数据存储器和标记存储器，并且具有用于在操作状态和休 眠状态(resting state)之间转变的装置。该算术处理装置具有用于计算对高速緩存存储器存取的数目、高速緩存命中的数目、每个 组中的标记命中的数目、和通过以任意周期中的存取数目除高速緩 存命中的数目获得的高速緩存命中率的装置。
根据上述结构，该算术处理装置可以具有用于根据高速緩存命中 率和任意组的命中率的标准值之间的比较结果将在操作状态的数据 存储器或标记存储器转变到休眠状态的装置。注意，在本说明书中， 转变包括可逆改变。特别地，该转变包括从休眠状态到操作状态的 改变以及从操作状态到休眠状态的改变。另外，根据上述结构，该算术处理装置可以具有用于根据高速緩 存命中率和任意组的命中率的标准值之间的比较结果将在休眠状态的数据存储器或标记存储器转变到操作状态的装置。另外，根据上述结构，该算术处理装置可以具有用于按照(per) 由任意组的周期的标准值指示的周期将在操作状态的至少其中一个 组转变到休眠状态的装置。另外，根据上述结构，该算术处理装置可以具有用于按照由任意 组的周期的标准值指示的周期将在操作状态的具有最少数目的标记 命中的组转变到休眠状态的装置。另外，根据上述结构，该算术处理装置可以具有用于按照由任意 组的周期的标准值指示的周期将在休眠状态的至少其中一个组转变 到操作状态的装置。另外，根据上述结构，该算术处理装置可以具有用于根据高速緩 存命中率和任意组的命中率的标准值之间的比较结果将在操作状态的具有最少数目的标记命中的组转变到休眠状态的装置。根据上述结构，该算术处理装置可以具有用于根据高速緩存命中 率和任意组的命中率的标准值之间的比较结果将在操作状态的至少 一个组转变到休眠状态的装置。另外，根据上述结构，该算术处理装置可以具有用于根据高速緩 存命中率和任意组的命中率的标准值之间的比较结果将在休眠状态的至少一个组转变到操作状态的装置。另外，根据上述结构，该算术处理装置合乎需要地具有用于在将 在操作状态的组转变到休眠状态的操作之后再次根据高速緩存命中 率和任意组的命中率的标准值之间的比较结果将在操作中被转变在 休眠状态的组转变到操作状态的装置。另外，根据上述结构，该算术处理装置合乎需要地具有用于在将 在休眠状态的组转变到操作状态的操作之后再次根据高速緩存命中率和任意组的命中率的标准值之间的比较结果将在操作中被转变在 操作状态的组转变到休眠状态的装置。另外，根据上述结构，该算术处理装置合乎需要地具有用于借助的组转变到操作状态的操作的装置。 ' 、 ，' '另外，根据上述结构，该算术处理装置合乎需要地具有用于借助 安装在该算术处理装置上的控制电路和该算术处理装置的指令来控变到操作状态的操作的装置。另外，根据上述结构，该算术处理装置合乎需要地具有用于在操 作中改变周期的标准值和命中率的标准值的装置。另外，根据上述结构，期望该算术处理装置具有用于确定适于将 要被操作的每个程序的周期的标准值和命中率的标准值的装置，并 且在从下一次执行程序的过程中使用适于每个程序的值作为标准值。注意，作为用于在操作状态和休眠状态之间转变的装置，例如， 列举了包括计算电路的组控制电路，需求确定电路，寄存器等。更 具体地，在操作状态和休眠状态之间的转变能够借助来自组控制电路的组控制信号来执行。另外，该算术处理装置改写寄存器的值； 由此周期的标准值和命令率的标准值被改变。优选使用适于每个程 序的标准值。另外，根据上述结构，休眠状态可以是其中没有执行预充电操作 的状态，该预充电操作在存储在数据存储器和标记存储器中的数据 被读出时被执行。或者，休眠状态可以是其中电源电压没有被提供 给数据存储器和标记存储器的状态。另外，根据上述结构，算术处理装置由薄膜晶体管形成，该薄膜 晶体管使用形成在具有绝缘表面的衬底上方的半导体薄膜作为有源 层。具有绝缘表面的衬底可以是玻璃衬底、石英衬底、塑料衬底、 和SOI衬底中的任何一种。另外，上述结构的CPU被有效地并入电子设备中。借助本发明，在联合高速緩存存储器中，对改善算术处理装置的 处理性能没有贡献的高速緩存存储区域根据由该算术处理装置执行的程序来观察(observe);因此，这种高速緩存存储区域可以在休 眠状态中被适当地动态改变。即，由从高速緩存存储器读出数据浪 费地消耗的功率可以降低，同时保持算术处理装置的处理性能。通 过安装这种联合高速緩存存储器，可以提供高性能和低功耗的CPU。 将参考附图，借助实施例模式和实施例来全面描述本发明。注 意，本发明可以以多种不同的模式实施。应当理解，多种变化和修 改对于本领域技术人员来说是显而易见的。因此，除非这些变化和修改脱离了本发明的范围，否则它们应当被解释为包括在其中。注意，对于实施例模式和实施例的描述，相同部分和在结构方面 具有类似功能的部分可以用相同的参考数字来表示，以便省略重复 描述。


图1是一般联合高速緩存存储器的视图。 图2是本发明的算术处理装置的视图。图3是安装在本发明的算术处理装置上的联合高速緩存存储器 的视图。图4A到4G是应用本发明的算术处理装置的电子设备的视图。 图5是安装在本发明的算术处理装置上的控制电路中的算法的 流程图1。图6是安装在本发明的算术处理装置上的控制电路中的算法的 流程图2。图7是使用本发明的算术处理装置的系统的结构。
具体实施方式
下文将参考图2和3描述本发明的实施例模式。 根据图2， CPU 201包括高速緩存存储器202、控制部分203、和 计算部分204。控制部分203包括组控制电路205。组控制电路205 包括计算电路206、需求确定电路207、寄存器208等。相对于从控 制部分203发出的地址II2,高速緩存存储器202输出命中信号209 以及高速緩存数据121。高速緩存存储器202中的控制使用作为来自 控制部分203的输出信号的组控制信号210执行。 例如，诸如图1的结构可以应用于高速緩存存储器202。应当注 意，至操作/休眠状态的转变可以按照组(per set)借助来自组控 制电路205的组控制信号210实现。即，图3示出作为图1的结构 的结构，对其添加了用于按照组转变到操作/休眠状态的装置。根据图3，在将要转变到休眠状态的组(休眠组)中的标记存储 器和数据存储器的操作通过组控制信号210停止。特别地，使从/至 标记存储器和数据存储器的写入信号和读取信号变得无效。通常， 数据信号线需要被预充电以读出存储器。存储器的大部分功率被该 预充电消耗。因此，通过使读取信号变得无效，每个组中的功耗相 当大地降低。另外，通过断开提供给每个组的电源电压，可以进一 步降低功耗。另外，用于休眠组的标记比较电路104通过组控制信号210被有 效地变得无效。特别地，例如，标记命中信号总是"0"。因此，并 不关心在数据选择电路105中偶然地选择休眠组的数据。注意，第 一标记命中信号119、第二标记命中信号120、和高速緩存命中信号 122对应于命中信号209。图2中的组控制电路205包括计算高速緩存命中率等的计算电路 206、需求确定电路207、和寄存器208。计算电路206可以计算对高速緩存存储器存取的数目、高速緩存 命中的数目、每个组的标记命中的数目等等。高速緩存命中率可以 通过以存取数目除高速緩存命中的数目来计算。另外，每个组的标 记命中率可以通过以存取数目除每个组的标记命中的数目来计算。需求确定电路207借助预定算法根据高速緩存命中率等确定将 要转变到休眠/操作状态的组。用于由高速緩存命中率确定每个组的 状态的算法对于确定其上安装有高速緩存存储器的本发明的CPU的 性能非常重要。根据本发明的CPU的具体应用可以考虑多种系统。寄存器208用于诸如计算电路206中计算要求的设置以及需求确 定电路207中参数的设置的应用。通过采用上述模式，可以提供高性能和低功耗的CPU，其上安装 有能够根据操作条件选择最适当的性能和功耗的高速緩存存储器。另外，该实施例模式的CPU由薄膜晶体管形成，该薄膜晶体管使 用形成在具有绝缘表面的衬底上方的半导体薄膜作为有源层，以便
以低成本提供重量更轻的、高性能和低功耗的CPU，所述具有绝缘表面的衬底是例如玻璃衬底、石英衬底、或塑料衬底。另外，使用该实施例模式的CPU形成电子设备以便以低成本提供重量更轻的、高性能和低功耗的电子设备。 [实施例1]在该实施例中，关于本发明的其上安装有高速緩存存储器的CPU，对用于由高速緩存命中率确定每个组的状态的算法进行描述，对于其在实施例模式中省略了具体描述。在该实施例中根据图5所示的流程图对算法进行描述。计算存取 次数的高速緩存命中率，所述次数是任意数(高速緩存命中率计算 501)。在将高速緩存命中率和预先作为需求设置的b。/。进行比较(需 求确定502 )并且根据结果将任意组从操作状态转变到休眠状态(用 于停止组的过程503 )之后，任意周期中的高速緩存命中率被计算(高 速緩存命中率计算504 )并且被设置为c%。通过比较高速緩存命中 率c。/。和预先作为需求设置的b% (需求确定505 )，根据结果确定 是否将状态恢复到转变之前的状态(用于恢复组的过程506 )。该算 法对应于确定组的数目同时测试是否可以以较少数目的组维持高速 緩存命中率。通过将组的数目设置得更小，可以降低半导体器件中 的功耗。注意，这里描述的算法可以用软件(程序)或硬件执行。下文，对用硬件执行操作的情况进行描述。在多次存取的情况下 的高速緩存命中率在计算电路中被计算，以便被存储在寄存器中。 高速緩存命中率和预先作为需求设置的b%由需求确定电路进行比 较，并且根据结果通过改变组控制信号，将任意组从操作状态转变 到休眠状态。其后，在任意周期中的高速緩存命中率在计算电路中 被计算并且被设置为c%。通过由需求确定电路比较高速緩存命中率 c。/。和预先作为需求设置的b%，确定是否将状态恢复到转变之前的 状态。由此，可以降低半导体器件中的功耗。这里，根据对将任意组转变到休眠状态的需求，有效的是当高速 緩存存储器非常有效地起作用时，将高速緩存命中率设置为b。/。或更 大。该高速緩存命中率对应于程序大小非常小的情形，并且所有程 序可以从主存储器复制到高速緩存存储器。另外，根据对将任意组转变到休眠状态的需求，当高速緩存存储器几乎不起作用时，将高速緩存命中率有效地设置为b。/。和更小。该 高速緩存命中率对应于程序大小为小的情形，但是将要被处理的数 据散布(dot)在主存储器上。在这种情况下，如果程序被复制到高 速緩存存储器，则认为CPU的处理速度几乎没有变化。注意，上述两种需求被有效地结合以便降低功耗，因为可以更完 善地确定是否将状态转变到休眠状态。在该实施例的算法中，尽管参数a、 b和c可以被设置为固定值， 但是期望当观察高速緩存命中率时它们被适当地更新。这是因为最 适当的标准值取决于在CPU中实际执行的程序。注意，这些值的更 新通过由CPU改写寄存器的值来执行。另外，存储一次执行的程序的最适当的a、 b和c，并且当下一 次执行该程序时，特别地，在CPU用于可以执行多种程序的诸如个 人计算机的系统的情况下，可以有效地给它们设置值。注意，图2 中的寄存器208有效地用于存储参数a、 b和c。另外，计算在任意数目的a，次存取的情况下每一组的标记命中 率(标记命中率计算507 ),并且确定将转变到休眠状态的组；因此， 启动更适当的控制。考虑在低标记命中率组停止之前和之后高速緩 存命中率稍微降低。因此，可以有效地控制休眠组。因此，可以更完善地降低功耗。通过采用上述结构，可以提供高性能和低功耗的CPU，其上安装 有能够根据操作条件选择最适当的性能和功耗的高速緩存存储器。注意，该实施例的CPU由薄膜晶体管形成，该薄膜晶体管使用形 成在具有绝缘表面的衬底上方的半导体薄膜作为有源层，以便以低 成本提供重量更轻的、高性能和低功耗的CPU，所述具有绝缘表面的 衬底是例如玻璃衬底、石英衬底、或塑料衬底。另外，使用该实施例的CPU形成电子设备以便以低成本提供重量 更轻的、高性能和低功耗的电子设备。该实施例可以通过与用于实施本发明的最佳模式自由组合来实施。[实施例2]在该实施例中，关于其上安装有高速緩存存储器的本发明的 CPU，对不同于用于由实施例1的高速緩存命中率确定休眠组的算法的算法进行描述。参考图6的流程图对该实施例的算法进行描述。计算d秒的适当 时间周期(时间计算601),任意组从操作状态转变到休眠状态(用 于停止组的过程602 )，然后计算高速緩存命中率(高速緩存命中率 计算603 )。将高速緩存未中率与预先作为需求设置的e。/。进行比较 (需求确定604 )，并且根据结果确定是否将状态恢复到转变之前的 状态(用于恢复组的过程605 )。该算法对应于有规则地探查高速緩 存存储器大小和其有效性，并且测试是否可以甚至以较少数目的组 维持高速緩存命中率。通过将组的数目设置得更小，可以降低半导 体器件的功耗。注意，这里描述的算法可以用软件(程序)或硬件 来执行。下文，对用硬件执行操作的情况进行描述。d秒的周期在计算电 路中被计算，并且通过改变组控制信号将任意组从操作状态转变到 休眠状态。其后，高速緩存命中率在计算电路中被计算以便存储在 寄存器中。然后，由需求确定电路对高速緩存未中率与预先作为需 求设置的e。/。进行比较，并且根据结果确定是否将状态恢复到转变之 前的状态。在该实施例的算法中，尽管参数d和e可以被设置为固定值，但 是优选当观察高速緩存命中率时它们被适当地更新。这是因为最适 当的标准值取决于在CPU中实际执行的程序。注意，这些值通过由 CPU改写寄存器的值被更新。另外，存储一次执行的程序的最适当的d和e，并且当下一次执 行该程序时，特别地，在CPU用于可以执行多种程序的诸如个人计 算机的系统的情况下，可以有效地给它们设置值。注意，图2中的 寄存器208在存储参数d和e的过程中是有效的。另外，计算在d秒的任意周期的存取的情况下每一組的标记命中 率(标记命中率计算606 )，并且确定将转变到休眠状态的组；因此， 启动更适当的控制。考虑在低标记命中率组停止之前和之后高速緩 存命中率稍孩支降4氐。因此，可以有效地控制休眠组。因此，可以更 完善地降低功耗。通过采用上述结构，可以提供高性能和低功耗的CPU,其上安装 有能够根据操作条件选择最适当的性能和功耗的高速緩存存储器。 注意，该实施例的CPU由薄膜晶体管形成，该薄膜晶体管使用形成在具有绝缘表面的村底上方的半导体薄膜作为有源层，以便以低成本提供重量更轻的、高性能和低功耗的CPU，所述具有绝缘表面的衬底是例如玻璃衬底、石英衬底、或塑料衬底。另外，使用该实施例的CPU形成电子设备以便以低成本提供重量更轻的、高性能和低功耗的电子设备。该实施例可以通过与用于实施本发明的最佳模式以及实施例1 自由组合来实施。[实施例3]在该实施例中，对作为使用本发明的CPU的系统的个人计算机进 行描述。图7示出了个人计算机的结构。在图7中，CPU 702、北桥(NB) 703、南桥(SB) 704、 SDRAM 705和图像处理电路706安装在母板 701上。在SB 704上，安装石更盘控制器707、柔性盘盒控制器708、 鼠标控制器709和键盘控制器710。图像处理电路706、硬盘控制器 707、柔性盘盒控制器708、鼠标714、和键盘715分别控制显示器 711、硬盘712、柔性盒713、鼠标控制器709、和键盘控制器710。这里，NB 703是半导体器件，其中集成了用于以高速度将数据 传递到CPU 702以及从CPU 702传递数据的半导体器件的控制器电 路，例如SDRAM 705和图像处理电路706。另外，SB 704是半导体 器件，其中集成了用于以低速度将数据传递到CPU 702以及从CPU 702 传递数据的半导体器件的控制器电路。通过将本发明用于CPU 702，可以提供高性能和低功耗的系统。 另外，通过将本发明用于图像处理电路706内部的处理器，可以提 供高性能和低功耗的系统。该实施例可以通过与用于实施本发明的最佳模式以及实施例1 和2自由组合来实施。[实施例4]在该实施例中，参考图4对通过使用本发明的CPU制造的电子设 备的实例进行描述。作为通过使用本发明制造的电子设备，有诸如摄像机和数字照相 机的摄影机、风镜式显示器(头戴式显示器)、导航系统、音频再
现装置(汽车音频部件立体声、音频部件立体声等)、个人计算机、 游戏机、便携式信息终端(移动计算机、移动电话、移动游戏机、 电子书等)、具有记录介质的图像再现装置(特别是，用于再现诸如数字通用光盘(DVD)的记录介质并具有用于显示再现的图像的显 示器的装置)等。这些电子设备的具体实例示于图4A到4G中。图4A是显示装置，其包括外壳1401、支撑基底1402、和显示部 分1403。本发明可以应用于显示部分1403的控制器。通过使用本发 明，该显示装置的功耗可以降低。图4B是摄像机，其包括机身1411、显示部分1412、音频输入部 分1413、操作开关1414、电池1415、图像接收部分1416等。本发 明可应用于机身1411内部的CPU和显示部分1412的控制器。通过 使用本发明，该摄像机可以在尺寸和重量上降低。图4C是个人计算机，其包括机身1421、外壳1422、显示部分 1423、键盘1424等。本发明可应用于显示部分1423的控制器。另 外，本发明可应用于机身1421内部的CPU。通过使用本发明，该个 人计算机的功耗可以降低。图4D是便携式信息终端，其包括机身1431、铁笔(stylus )1432、 显示部分1433、控制按钮1434、外部接口 1435等。本发明可应用 于显示部分1433的控制器。此外，本发明还可应用于机身1431内 部的CPU。通过使用本发明，该便携式信息终端的功耗可以降低。图4E是音频再现装置。特别地，它是汽车音频部件装置，其包 括机身1441、显示部分1442、控制开关1443、控制开关1444等。 本发明可应用于显示部分1442的控制器。此外，本发明还可应用于 机身1441内部的CPU。尽管这里给出汽车音频部件作为实例，但是 本发明可应用于便携式音频部件装置或家庭用的音频部件装置。通 过使用本发明，该音频再现装置的功耗可以降低。图4F是数字照相机，其包括机身1451、显示部分A 1452、目镜 1453、控制开关1454、显示部分B 1455、电池1456等。本发明可 应用于显示部分A 1452和B 1455的每一个的控制器。此外，本发 明还可应用于机身1451内部的CPU。通过使用本发明，该数字照相 才几的功耗可以降^f氐。图4G是移动电话，其包括机身1461、音频输出部分1462、音频 输入部分1463、显示部分1464、操作开关1465、天线1466等。本 发明可应用于显示部分1464的控制器。此外，本发明还可应用于机 身1461内部的CPU。通过使用本发明，该移动电话的功耗可以降低。这些电子设备中使用的半导体器件和显示器件可以使用耐热的 塑料衬底以及玻璃衬底。因此，这些电子设备在重量上可以降低。本发明并不限于上述电子设备并且可应用于使用在用于执行本 发明的最佳模式以及实施例1到3中描述的算术处理装置的多种电 子设备。
权利要求
1.一种算术处理装置，包括高速缓存存储器，其包括至少一个组，该至少一个组包括数据存储器和标记存储器；计算电路；和寄存器，其中计算电路计算对高速缓存存储器存取的数目、高速缓存存储器的高速缓存命中的数目、标记存储器的标记命中的数目和通过以任意周期中的存取数目除高速缓存命中的数目获得的高速缓存命中率；以及其中数据存储器和标记存储器之一的状态借助寄存器转变到操作状态或休眠状态。
2， 一种算术处理装置，包括高速緩存存储器，其包括至少一个组，该至少一个组包括数据存 储器和标记存储器； 计算电路；和 寄存器，其中计算电路计算对高速緩存存储器存取的数目、高速緩存存储 器的高速緩存命中的数目、标记存储器的标记命中的数目和通过以 任意周期中的存取数目除高速緩存命中的数目获得的高速緩存命中 率；以及其中根据高速緩存命中率和第一命中率的标准值之间的比较结 果，处于操作状态的数据存储器和标记存储器之一借助寄存器转变 到休眠状态。
3. 根据权利要求2的算术处理装置，其中第一命中率的标准值在算术处理装置的操作中被改变。
4. 根据权利要求2的算术处理装置，其中第一命中率的标准值按照由算术处理装置执行的程序被改变。
5. 根据权利要求2的算术处理装置，其中根据在转变到休眠状态之后的高速緩存命中率和第二命中 率的标准值之间的比较结果，处于休眠状态的数据存储器和标记存储器之一借助寄存器转变到打开状态。
6. 根据权利要求5的算术处理装置，其中第二命中率的标准值在算术处理装置的操作中被改变。
7. 根据权利要求5的算术处理装置，其中第二命中率的标准值按照由算术处理装置执行的程序被改变。
8. —种算术处理装置，包括高速緩存存储器，其包括至少一个组，该至少一个组包括数据存 储器和标记存储器； 计算电路；和 寄存器，其中计算电路计算对高速緩存存储器存取的数目、高速緩存存储 器的高速緩存命中的数目、标记存储器的标记命中的数目和通过以 任意周期中的存取数目除高速緩存命中的数目获得的高速緩存命中 率；以及其中根据第一周期的标准值，处于操作状态的数据存储器和标记 存储器之一借助寄存器转变到休眠状态。
9. 根据权利要求8的算术处理装置，其中第一周期的标准值在算术处理装置的操作中被改变。
10. 根据权利要求8的算术处理装置，其中第一周期的标准值按照由算术处理装置执行的程序被改变。
11. 根据权利要求8的算术处理装置，其中根据第二周期的标准值，处于休眠状态的数据存储器和标记 存储器之一借助寄存器转变到打开状态。
12. 根据权利要求11的算术处理装置， 其中第二周期的标准值在算术处理装置的操作中被改变。
13. 根据权利要求11的算术处理装置，其中第二周期的标准值按照由算术处理装置执行的程序被改变。
14. 根据权利要求1的算术处理装置，其中根据算术处理装置的指令控制数据存储器和标记存储器之一的状态到操作状态或休眠状态的转变。
15. 根据权利要求1的算术处理装置，其中由控制电路操作并且根据算术处理装置的指令控制数据存 储器和标记存储器之一的状态到操作状态或休眠状态的转变。
16. —种算术处理装置，包括高速緩存存储器，其包括多个组，每一个包括数据存储器和标记 存储器；计算电路；和 寄存器，其中计算电路计算对高速緩存存储器存取的数目、高速緩存存储 器的高速緩存命中的数目、该多个组中的至少一个组的标记存储器 的标记命中的数目和通过以任意周期中的存取数目除高速緩存命中 的数目获得的高速緩存命中率；以及其中该至少一个组的状态借助寄存器转变到操作状态或休眠状态。
17. —种算术处理装置，包括高速緩存存储器，其包括多个组，每一个包括数据存储器和标记 存储器；计算电路；和 寄存器，其中计算电路计算对高速緩存存储器存取的数目、高速緩存存储 器的高速緩存命中的数目、该多个组中的至少一个组的标记存储器 的标记命中的数目和通过以任意周期中的存取数目除高速緩存命中 的数目获得的高速緩存命中率；以及其中根据高速緩存命中率和第一命中率的标准值之间的比较结 果，处于操作状态的该至少一个组借助寄存器转变到休眠状态。
18. 根据权利要求17的算术处理装置，其中第一命中率的标准值在算术处理装置的操作中被改变。
19. 根据权利要求17的算术处理装置，其中第一命中率的标准值按照由算术处理装置执行的程序被改变。
20. 根据权利要求17的算术处理装置，其中根据在转变到休眠状态之后的高速緩存命中率和第二命中 率的标准值之间的比较结果，处于休眠状态的数据存储器和标记存 储器之一借助寄存器转变到打开状态。
21. 根据权利要求20的算术处理装置， 其中第二命中率的标准值在算术处理装置的操作中被改变。
22. 根据权利要求20的算术处理装置，其中第二命中率的标准值按照由算术处理装置执行的程序被改变。
23. —种算术处理装置，包括高速緩存存储器，其包括多个组，每一个包括数据存储器和标记 存储器；计算电路；和 寄存器，其中计算电路计算对高速緩存存储器存取的数目、高速緩存存储 器的高速緩存命中的数目、该多个组中的至少一个组的标记存储器 的标记命中的数目和通过以任意周期中的存取数目除高速緩存命中 的数目获得的高速緩存命中率；以及其中根据第一周期的标准值，处于操作状态的该至少一个组借助寄存器转变到休眠状态。
24. —种算术处理装置，包括高速緩存存储器，其包括多个组，每一个包括数据存储器和标记 存储器；计算电路；和 寄存器，其中计算电路计算对高速緩存存储器存取的数目、高速緩存存储 器的高速緩存命中的数目、该多个组中的至少一个组的标记存储器 的标记命中的数目和通过以任意周期中的存取数目除高速緩存命中 的数目获得的高速緩存命中率；以及其中根据第一周期的标准值，该多个组中的处于操作状态的具有 最少数目的标记命中的组借助寄存器转变到休眠状态。
25. 根据权利要求23或24的算术处理装置，其中第一周期的标准值在算术处理装置的操作中被改变。
26. 根据权利要求23或24的算术处理装置， 其中第一周期的标准值按照由算术处理装置执行的程序被改变。
27. 根据权利要求23或24的算术处理装置， 其中根据第二周期的标准值，处于休眠状态的该组借助寄存器转变到操作状态。
28. 根据权利要求27的算术处理装置， 其中第二周期的标准值在算术处理装置的操作中被改变。
29. 根据权利要求27的算术处理装置，其中第二周期的标准值按照由算术处理装置执行的程序被改变。
30. 根据权利要求16的算术处理装置，其中根据算术处理装置的指令控制该组的状态到操作状态或休 眠状态的转变。
31. 根据权利要求16的算术处理装置，其中由控制电路操作并且根据算术处理装置的指令控制该組的状态到操作状态或休眠状态的转变。
32. 根据权利要求l、 2、 8、 16、 17、 23和24中的任何一项的 算术处理装置，其中休眠状态是其中当读出存储在数据存储器和标记存储器中 的数据时没有执行预充电操作的状态。
33. 根据权利要求l、 2、 8、 16、 17、 23和24中的任何一项的 算术处理装置，其中休眠状态是其中没有电源电压提供给数据存储器和标记存 储器的状态。
34. 才艮据权利要求l、 2、 8、 16、 17、 23和24中的^(壬何一项的 算术处理装置，其中该算术处理装置包括使用形成在具有绝缘表面的衬底上方 的半导体薄膜的薄膜晶体管。
35. —种使用才艮据权利要求1、 2、 8、 16、 17、 23和24中的任何一项的算术处理装置的电子设备，其中该算术处理装置应用于选自包括显示装置、摄影机、个人计算机、便携式信息终端、音频再现装置、和移动电话的组中的至少 一种。
36. 根据权利要求2或8的算术处理装置，其中根据算术处理装置的指令控制数据存储器和标记存储器之 一到休眠状态的转变。
37. 根据权利要求2或8的算术处理装置，其中由控制电路操作并且根据算术处理装置的指令控制数据存 储器和标记存储器之一到休眠状态的转变。
38. 根据权利要求17、 23和24中的任何一项的算术处理装置，其中根据算术处理装置的指令控制该组的状态到休眠状态的转变。
39. 根据权利要求1的算术处理装置，其中由控制电路操作并且根据算术处理装置的指令控制该组的 状态到休眠状态的转变。
40. 根据权利要求34的算术处理装置，其中具有绝缘表面的村底是玻璃衬底、石英衬底、塑料衬底、和 SOI衬底中的任何一种。
全文摘要
提供了一种并入高速缓存存储器的CPU，其中同时实现了高处理速度和低功耗。提供了一种并入包括多个组的联合高速缓存存储器的CPU，其包括用于根据操作条件观察对改善CPU的处理性能没有贡献的高速缓存存储区域并且动态地改变这种高速缓存存储区域至休眠状态的装置。通过采用这种结构，可以提供高性能和低功耗的CPU。
文档编号G06F12/08GK101151599SQ20068001037
公开日2008年3月26日 申请日期2006年3月24日 优先权日2005年3月31日
发明者黑川义元 申请人:株式会社半导体能源研究所