专利名称：演算装置的制作方法
技术领域：
本发明涉及演算装置，尤其涉及关于输出按照输入条件之演算结果的演算装置。
背景技术：
一般演算装置内藏演算器，对于输入值依照按照演算之程序使演算器动作，得到输出值。
可是，一般的演算装置，因需要依照程序重复和演算式对应之演算，演算慢。
例如，以往在程序等处理CASE陈述的情况，用CPU暂时比较条件陈述，检查和输入是否一致后，使得输出一致的结果。因而，在有n个条件的情况，最多需要比较n次条件陈述。
因而，以往使用程序的演算方法，因需要用CPU依次执行CASE陈述等，有处理时间变长等缺点。尤其，在条件式上无一贯性的CASE陈述一再重复时，条件分支所需的比较演算次数变多，具有处理速度大幅度降低等缺点。
本发明鉴于上述之缺点，其目的在于提供可将处理速度高速化的演算装置。
发明内容
本发明的演算装置，输出和输入值对应之演算结果，其特征在于包括记忆手段，令该输入值和地址对应，在该地址之资料记忆和该输入值对应之演算结果；及控制装置，和演算同步的改写该记忆装置。
若依据本发明，借着在地址上输入输入值，因可马上输出演算结果，可将处理速度高速化。又，因和演算同步的改写演算结果，以小的记忆容量可应付多样的演算式。
又，本发明的演算装置，在输出按照地址之资料的记忆手段，令记忆令输入和地址对应、令输出和资料对应之演算式，依照演算式之出现频次，选择令记忆之演算式，令记忆手段记忆。
若依据本发明，因按照频次令记忆体记忆演算式，利用学习所选择之演算式可执行演算处理。
图1是本发明实施例1之方块构造图。
图2是本发明实施例1之输入值之资料构造图。
图3是本发明实施例1之表之资料构造图。
图4是本发明实施例1之记忆体之资料构造图。
图5是本发明实施例1之读出控制模组之处理流程图。
图6是本发明实施例1之写入控制模组之处理流程图。
图7是用以说明本发明实施例1之运用例之图。
图8是本发明实施例2之方块构造图。
图9是用以说明本发明实施例2之运用例之图。
图10是本发明之适用例之方块图。
图11是本发明实施例3之方块构造图。
图12是本发明实施例3之驱动器之功能方块图。
图13是本发明实施例3之演算式表之资料构造图。
图14是本发明实施例3之统计表之资料构造图。
图15是本发明实施例3之演算板之方块构造图。
图16是本发明实施例3之记忆体之资料构造图。
图17是本发明实施例3之监视处理之流程图。
图18是本发明实施例3之学习处理之流程图。
图19是本发明实施例3之资料更新处理之流程图。
图20是本发明实施例3之推论处理之流程图。
图21是本发明实施例3之推论处理之流程图。
图22是本发明实施例3之插值处理之流程图。
图23是本发明实施例3之近似处理之流程图。
图24是本发明实施例3之固定处理之流程图。
图25是本发明实施例3之旁通处理之流程图。
图26是表示本发明实施例3之回授处理之流程图。
图27是本发明实施例3之演算板之变形例之方块构造图。
图28是本发明实施例3之演算板之别的变形例之方块构造图。
具体实施例方式
图1表示本发明实施例1之方块构造图。
本实施例的演算装置1由记忆体2、写入控制模组3、读出控制模组4以及表5构成。本实施例的演算装置1每输入输入值就发出重新架构命令，记忆体2依据表5重映像(Remap)。此时，利用写入控制模组3及读出控制模组4按照输入值抑制重新架构命令，使得禁止重映像(Remap)。
记忆体2由RAM等自由读写之记忆体构成。在记忆体2利用写入控制模组3写入演算结果，利用读出控制模组4读出所记忆之演算结果。
写入控制模组3依照来自读出控制模组4之指示自表5读出演算结果后，储存于记忆体2。
供给读出控制模组4自输入瑞子Tin输入演算式之输入值。将输入值作为记忆体2之地址供给读出控制模组4。记忆体2将和来自读出控制模组4之地址对应之资料作为演算结果读出。
此外，写入控制模组3及读出控制模组4用程序构成，储存于装载本实施例之演算装置之电脑。又，在永久性记忆装置形成表5。
在此，详细说明输入值。
图2表示本发明实施例1之输入值之资料构造图。
输入值和记忆体2之地址一致。输入值例如由上阶地址ADDi0及下阶地址ADD0j构成。读出控制模组4将输入值之下阶地址ADD00j作为地址供给记忆体2。又，读出控制模组4依据上阶地址ADDi0控制写入控制模组3。
写入控制模组3按照来自写入控制模组3之指示自表5读出和上阶地址ADDi0对应之区域Ai之资料后，、写入记忆体2。
在此，详细说明表5之资料构造。
图3表示本发明实施例1之表之资料构造图。
表5由m个区域A1～Am构成。区域A1-Am之中之一个区域Ai具有和记忆体2相同之资料容量。
在区域A1记忆和上阶地址ADD10对应之n个资料D11～D1n。在区域A2记忆和上阶地址ADD20对应之n个资料D21-D2n。一样的，至区域Am为止在各区域储存资料。
表5所储存之资料D11-D1n、D21-D2n、…、Dm1-Dmn系在演算式依次输入了输入值之演算结果，预先计算后储存于表5。
在表5之区域A1-Am所储存之资料D11-D1n、D21-D2n、…、Dm1-Dmn之中之某一个区域Ai之资料Di1-Din记忆于记忆2。
其次，详细说明记忆体2之资料构造图。
图4表示本发明实施例1之记忆体之资料构造图。
记忆体2在地址ADD01-ADD0n记忆资料Di1～Din。记忆体2依照由读出控制模组4供给之下阶地址ADD0j存取资料。
其次，详细说明读出控制模组4之动作。
图5表示本发明实施例1之读出控制模组之处理流程图。
读出控制模组4在步骤S1-1，自输入端子Tin供给输入值ADDij时，在步骤S1-2，判定记忆体2所记忆之资料Dij是否是输入值ADDij要求之资料。
在步骤S1-2，若记忆体2所记忆之资料是输入值ADDij要求之资料，在步骤S1-5，读出记忆体2之地址ADD0j所储存之资料D0j。写入控制模组3在步骤S1-2，若在记忆体2所记忆之资料不存在输入值ADD(一)要求之资料，在步骤S1-3，向写入控制模组3指示将包含输入值ADDij要求之资料Dij之资料串写入记忆体2。写入控制模组3依据来自读出控制模组4之指示如后述所示自表5将所要之资料串写入记忆体2。写入控制模组3对记忆体2之资料串之改写完了时，供给读出控制模组4改写完了通知。
步骤S1-4系判定记忆体2之资料改写是否完了之步骤。在步骤S1-4依据来自写入控制模组3之通知判定，若在步骤S1-4判定记忆体2之资料改写完了，在步骤S1-5读出记忆体2之地址ADD0j所储存之资料D0j。
由以上得到对于所要之输入值之演算结果。
其次详细说明写入控制模组3之动作。
图6表示本发明实施例1之写入控制模组之处理流程图。
写入控制模组3在步骤S2-1判定自读出控制模组4无改写之指示，在步骤S2-1，若自读出控制模组4无改写之指示，直接结束处理。
又，在步骤S2-1，若自读出控制模组4有改写之指示，在步骤S2-2自表5读出和自读出控制模组4通知之上阶地址ADDi0对应之资料串，在步骤S2-3，写入记忆体2。写入控制模组3将资料写入记忆体2后，通知读出控制模组4改写完了。
由以上在记忆体2写入和输入值ADDi j对应之资料存在之资料串。
此外，识别演算结果之FALSE及TRUE，在演算结果系FALSE时，自表5读出下一资料串后，使得记忆于记忆体2也可。
在此，说明本实施例之运用例。
图7是用以说明本发明实施例1之运用例之图。
利用本实施例之演算装置1以M个程序P1-PM执行演算之情况之运用例。
在执行程序P1之情况，在记忆体2记忆在程序P1使用之演算结果后运用，在执行程序P2之情况，在记忆体2记忆在程序P2使用之演算结果后运用，一样的在执行程序PM之情况，在记忆体2记忆在程序PM使用之演算结果后运用。
此外，在本实施例，使得利用一个系统之记忆体得到演算结果，但是使得设置复数个系统也可。
又，在本实施例，按照输入值改写记忆体2记忆之资料，但是使得统计输出之演算结果后，优先对记忆体2指派最常使用之演算式之演算结果也可。借着采用这种构造，可使记忆体2之资料之切换变咸最低限度。此外，使得删除写入控制模组3、表5，只在记忆体2预先记忆最常使用之演算式之演算结果，对于其它之演算式在CPU以程式处理也可。藉着采用这种构造，能以小的记忆体容量高效率的执行演算。
图8表示本发明实施例2之方块构造图。图8中，对于构造和图1相同之部分赋与相同之符号，省略说明。
本实施例之演算装置10由N个记忆体2-1～2-N、写入控制模组11、读出控制模组12以及表5构成。写入控制模组11控制对N个记忆体2-1～2-N之资料之写入。
读出控制模组12按照输入值自N个记忆体2-1～2-N读出系演算结果之资料。
图9表示用以说明本发明实施例2之运用例之图。
在本实施例，对记忆体2-1写入在程序P1使用之演算结果，对记忆体2-2写入在程序P2使用之演算结果，一样的对记忆体2-N写入在程序PN使用之演算结果。
在运用程序P1时，自记忆体2-1输出演算结果，在运用程序P2时，自记忆体2-2输出演算结果。此外，在运用程序PN时，自记忆体2-N输出演算结果。
于是，不改写记忆体2-1～2-N之资料，就可执行N个程式P1-PN。因而，不需要改写时间，可高速的演算。
根据本实施例，运用复数程式时，可并列地输出演算结果。
此外，在上述之实施例1及2，使用表取得在记忆体记忆之资料，但是使得利用CPU对于记忆体记忆之资料依次进行演算后，将其演算结果记忆于记忆体也可。借着这样做，不需要表。
此外，在此，说明实施例1及2之演算装置1、10之适用例。
图10表示本发明之适用例之方块图。图10(A)表示包含于CPU内之适用例，图10(B)表示和记忆体汇流排连接之适用例，图10(C)表示和PCI汇流排连接之适用例。
本实施例之演算装置1、10如图10(A)所示，可在CPU21之内部成一体的形成。借着采用这种构造，因可和CPU21之内部汇流排22直接连接，能以高频读写，可令高速动作。
又，以和CPU31不同之晶元构成演算装置1、10，和记忆体32连接后令动作也可。借着采用这种构造，因晶元之面积可取大，可使记忆体2之容量变大。因而，可减少演算结果之改写，可高速动作。
此外，使得将演算装置1、10和自CPU41经由电桥电路42设置之PCI汇流排43连接也可。借着采用这种构造，因能以PC板提供演算装置1、10，可容易的适用于市面上之个人电脑，而且借着电路板化，记忆体2之容量也可变大。此外，关于装载于PCI板之情况再详细说明。
实现本实施例之演算装置1之PCI板，由记忆体及PCI目标汇流排控制器构成。记忆体例如由具有4096字之地址空间、12位之汇流排宽之RAM构成。PCI目标汇流排控制器取PCI汇流排和记忆体之界面。
对PCI板之记忆体编辑演算算法时，在记忆体之地址设定演算式之右边(输入)，在记忆体令将演算式之左边(演算结果)记忆为资料。在执行演算算法时，籍着供给记忆体之地址演算式之右边(输入)，自记忆体以资料输出演算式之左边(演算结果)。
此外，详细说明具体之处理。
例如，说明处理如下所示之演算演算法之情况。Switch(a){case by＝x
；break；case b[1]y＝x[1]；break；case b[2]y＝x[2]；break；.
.
.
case b[n]y＝x[n]；break；}在此情况，对和case陈述之条件b[n]一致之记忆体之地址An以资料编辑x[n]。在执行演算之情况，借着在记忆体之地址上输入条件陈述b[n]，可自记忆体得到其演算结果x[n]。
籍着这样的处理，在处理具有如上述之n个分支之case陈述之情况，只是向记忆体之地址输入条件b[n]，就可输出其演算结果x[n]。因而，可高速的得到演算结果。又，因在条件分支使用硬体一起执行，响应固定，可即时处理。
如上述所示，若依据本发明，籍着在地址上输入输入值，因可马上输出演算结果，可将处理速度高速化，又，因和演算同步的改写演算结果，以小的记忆容量可应付多样之演算式。
其次说明本发明之实施例3。
图11表示本发明实施例3之方块构造图。
本实施例之演算装置100例如利用个人电脑实现。演算装置100由驱动器102、演算式表103、统计表104以及演算板105构成。
驱动器102系软体，安装于个人电脑，利用个人电脑之CPU动作。驱动器102按照来自应用程序111之输入动作。
图12是本发明实施例3之驱动器之功能方块图。
驱动器102由监视处理121、学习处理122、推论处理123、旁通处理124、以及回授处理125构成。
监视处理121系监视来自应用程序111之输入之处理。学习处理122系利用学习令演算板105记忆演算式之处理。推论处理123系在和输入值对应之输出值不存在时，推论输出值之处理。旁通处理124系利用应用程序111令演算板105记忆演算式之处理。回授处理125系在演算板105令输入向输出回授之处理。
按照来自演算板105之输入向演算板105存取，自演算板105得到输出后，送回应用程序111。又，驱动器102按照来自演算板105之输入制作统计表104，而且依照统计表104令演算板105记忆演算式表103所记忆之资料。
演算式表103就各复数个演算式f1～fn记忆按照输入值之输出值。
图13表示本发明实施例3之演算式表之资料构造图。
演算式表103如图12，就各复数个演算式f1-fn记忆和输入值A1-Am对应之输出值d1-dm。
统计表104是管理复数个演算式f1-fn的出现度的表。
图14是本发明实施例3之统计表之资料构造图。
统计表104系管理复数个演算式f1～fn之出现度e1-en。出现度e1-en和演算式f1～fn之出现次次数对应，在演算加[1]。此外，对于不太使用之演算式，使得加上乘以系数
、
等之结果也可。又，对常使用或不是重要之演算式，使得加上乘以系数[1.5]、[1.4]等之结果也可。
演算板105例如系和个人电脑之PCI汇流排、ISA汇流排、USB、PCMCIA卡埠连接之装置，按照来自驱动器102之输入值输出所要之演算式之演算结果。
图15表示本发明实施例3之演算板之方块构造图。
演算板105由内部界面131、记忆体控制器132、记忆体133以及外部界面134构成。内部界面131取和个人电脑之上述之汇流排之接口。
记忆体控制器132按照来自内部界面131之指示控制记忆体133之资料之写/读。记忆体133记忆演算式表103所记忆之复数个演算式f1～fn之中之其中之一之演算式fx之资料。又，记忆体133将来自应用程序111之输入指定为地址，自所指定之地址以按照输入之输出读出资料。
图16表示本发明实施例3之记忆体之资料构造图。
记忆体133如图16所示，按照地址A1～Am记忆资料d1-dm。地址A1-Am和演算式fx之输入对应，记忆资料d1-dm和演算式fx之输出对应。
外部界面134取和外部装置之界面。
其次详细说明驱动器102之动作。
首先，说明驱动器102之监视处理121。
图17表示本发明之实施例3之监视处理之流程图。
监视处理121包含步骤S11-1～S11-3。
步骤S11-1系监视来自应用程序111之输入之步骤。步骤S11-2系判定来自应用程序111之输入是否是演算所需之输入。
在步骤S11-2，在来自应用程序111之输入是演算所需之输入之情况，执行步骤S11-3。步骤S11-3系起动学习处理122及推论处理123之步骤。
又，在步骤S11-2，在来自应用程序111之输入不是演算所需之输入之情况，执行步骤S11-4。
步骤S11-4系判定来自应用程序111之输入是否走旁通处理124所需之输入之步骤。在步骤S11-4，在来自应用程序111之输入是旁通处理124所需之输入情况，执行步骤S11-5。步骤S11-5系起动旁通处理124之步骤。
又，在步骤S11-4，在来自应用程序111之输入不是旁通处理124所需之输入之情况，执行步骤S11-6。步骤S11-6系判定来自应用程序111之输入是否是回授处理125所需之输入之步骤。
在步骤S11-6，在来自应用程序111之输入是回授处理125所需之输入之情况，执行步骤S11-7。步骤S11-7系起动回授处理125之步骤。
图18表示本发明实施例3之学习处理之流程图。
学习处理21包含步骤S12-1～S12-4。
步骤S12-1系监视输出结果之步骤。步骤S12-2系判定步骤S12-1之监视结果、输出结果是否是[TRUE]之步骤。
在步骤S12-2判定输出结果系[TRUE]之情况，执行步骤S12-3。步骤S12-3系令向统计表104反映输出结果之步骤。例如，在按照来自应用程序111之输入之输出之演算之演算式系图4所示之演算式fx之情况，将图4之出现度dx变更为(dx+1)。
步骤S12-4系执行资料更新处理之步骤，资料更新处理系更新记忆体133之资料之处理。
其次说明资料更新处理。
图19表示本发明实施例3之资料更新处理之流程图。
步骤S12-4之资料更新处理包含步骤S13-1～S13-7。
步骤S13-1系将变数n设为[1]之步骤。步骤S13-2系参照统计表104之步骤。步骤S13-3系判定统计表104之中之演算式fn之出现度dn是否是既定值D以下之步骤。
在步骤S13-3，出现度dn是既定值D以下时，即在使用演算式fn之频次少时，执行步骤S13-4。步骤S13-4系自统计表104删除演算式fn之步骤。
在步骤S13-3，演算式fn之出现度dn比既定值D大时，直接执行步骤S13-5。步骤S13-5系将变数n设为(n+1)之步骤。
步骤S13-6系判定变数n是否定预定之常数N之步骤。在步骤S13-6，若变数n不是常数N，回到步骤S13-2，重复步骤S13-2～S13-5。在步骤S13-6若变数n是常数N，执行步骤S13-7。
步骤S13-7系向记忆体133写入在统计表104出现度dx最大之演算式fxmax资料之步骤。
由以上，在自应用程序111有输入之情况，改写记忆体133之资料之机率大幅度减少。
其次说明推论处理123。
图20表示本发明之实施例3之推论处理之流程图。
推论处理123包含步骤S14-1～S14-3。
步骤S14-1系监视输出结果之步骤。步骤S14-2系判定在步骤S14-1之监视结果、输出结果是否是[FALSE]之步骤。在步骤S 14-2输出结果系[FALSE]之情况，执行步骤S14-3。
步骤S14-3系推论处理。推论处理系推论输出结果之处理。
说明推论处理。
图21表示本发明之实施例3之推论处理之流程图。
推论处理包含步骤S15-1～S15-7。
步骤S15-1系判定是否是别的演算式之输入之步骤。在步骤S15-1不走别的演算式之输入之情况，执行步骤S15-2。
步骤S15-2系判定输出fx(m+1)是否位于记忆体133之步骤。在步骤S15-2判定输出fx(m+1)位于记忆体133之情况，执行步骤S15-3。
步骤S15-3系判定输出fx(m-1)是否位于记忆体133之步骤。在步骤S15-3判定输出fx(m-1)位于记忆体133，即在判定输出fx(m+1)及输出-fx(m-1)双方存在之情况，执行步骤S15-4。
步骤S15-4系进行插值处理之步骤。插值处理系自输出fx(m+1)及输出fx(m-1)插值而求输出fx(m)之处理。
在步骤S15-2判定输出fx(m+1)不存在之情况，执行步骤S15-5。步骤S15-5系判定输出fx(m-1)是否存在之步骤。
在步骤S15-5判定输出fx(m-1)存在，即在判定只有输出fx(m-1)存在之情况，执行步骤S15-6。又，在步骤S15-3判定输出fx(m-1)不存在之情况，即在判定只有输出fx(m+1)存在之情况，执行步骤S15-6。
步骤S15-6系进行近似处理之步骤。近似处理系令输出fx(m)和存在之输出fx(m+1)或输出fx(m-1)近似之处理。
在步骤S15-5判定输出fx(m-1)不存在之情况，执行步骤S15-7。步骤S15-7系进行固定处理之步骤。固定处理系将输出fx(m)作为预定之固定输出fx(M)输出之处理。
其次说明步骤S15-4之插值处理。
图22表示本发明之实施例3之插值处理之流程。
插值处理包含步骤S16-1、S16-2。
步骤S 16-1系自记忆体133读出输出fx(m-1)及输出fx(m+1)之步骤。步骤S16-2系将在步骤S16-1自记忆体133所读出之输出fx(m-1)及输出fx(m+1)代入下式(1)后，求输出fx(m)之步骤。
{fx(m-1)+fx(m+1)}/2…(1)在本实施例之插值处理，自式(1)将读出输出fx(m-1)和输出fx(m+1)之中间值设为输出fx(m)。
其次说明步骤S15-6之近似处理。
图23表示本发明实施例3之近似处理之流程。
近似处理包含步骤S17-1、S17-2。
步骤S17-1系自记忆体133读出位于记忆体133之输出fx(m+1)或输出fx(m-1)之其中一方之步骤。步骤S17-2系将自记忆体133所读出之输出fx(m+1)或输出fx(m-1)之其中之一方之输出值作为输出fx(m)之输出值输出之步骤。
其次说明步骤S15-7之固定处理。
图24表示本发明实施例3之固定处理之流程。
固定处理包含步骤S18-1。
步骤S18-1系将预设之固定值fx(M)设为输出fx(m)之步骤。
由以上可固定输出fx(m)。
其次说明旁通处理124。
旁通处理124系将学习处理23旁通而将来自应用程序111之演算式fA直接写入记忆体133之处理。
图25表示本发明实施例3之旁通处理之流程。
旁通处理124包含步骤S19-1～S19-3。
步骤S 19-1系自应用程序111输入演算式fA之步骤。步骤S19-2系将来自应用程序111之演算式fA写入记忆体133之步骤。
步骤S19-3系将来自应用程序111之资料作为地址输入记忆体133，而且向应用程序111输出来自记忆体133之输出资料之步骤。此外，此时，学习处理122变成停止状。
其次说明回授处理125。
图26表示本发明实施例3之回授处理之流程。
回授处理125包含步骤S20-1～S20-4。
步骤S20-1系判定令记忆体133之输出资料之全部向记忆体133之地址回授或令记忆体133之输出资料之一部分向记忆体133之地址回授之步骤。步骤S20-1依据来自应用程序111之指示判定。
在步骤S20-1，在来自应用程序111之指示系令记忆体133之输出资料之全部向记忆体133之地址回授之情况，执行步骤S20-2。步骤S20-2系对演算板105指示令记忆体133之输出资料之全部向记忆体133之地址回授之步骤。
在步骤S20-1，在来自应用程序111之指示系令记忆体133之输出资料之一部分向记忆体133之地址回授之情况，执行步骤S20-3。步骤S20-3系对演算板105指示令记忆体133之输出资料之一部分向记忆体133之地址回授之步骤。
在步骤S20-2、S20-3指示令记忆体133之输出资料之全部或一部分向记忆体133之地址回授后，执行步骤S20-4。在步骤S20-4，供给演算板105来自应用程序111之资料。
在演算板105，若在步骤S20-2指示令记忆体133之输出资料之全部向记忆体133之地址回授，控制记忆体控制器132，控制成记忆体133之输出资料之全部作为记忆体133之地址输入。因而，动态演算可高速。
此外，在本实施例，说明了将记忆体133设为1段之情况，但是使得将记忆体设置多段也可。
图27表示本发明实施例3之演算板之变形例之方块构造图。图27中对于和图15相同之构造部分赋与相同之符号，省略说明。
本变形例之演算板140将n个记忆体133-1～133-n和记忆体控制器132连接，使得可向n个记忆体133-1～133-n并列的写入演算式。
若依据本变形例，令n个记忆体133-1～133-n记忆演算式，可并列的处理。
图28表示本发明实施例3之演算板之别的变形例之方块构造图。图28中对于和图15相同之构造部分赋与相同之符号，省略说明。
本变形例之演算板150将n个记忆体133-1～133-n串接成资料输出变成地址输入而成。
若依据本变形例，以一次之输入可输出n个演算式之演算结果。
如上述所示，若依据本发明，因按照频次令记忆体记忆演算式，可依照利用学习所选择之演算式执行演算处理。
此外，本发明未限定为上述之实施例，在未超出本发明之申请专利范围内，可实现各种变形例。
权利要求
1.一种演算装置，输出和输入值对应之演算结果，其特征在于包括记忆手段，令该输入值和地址对应，在该地址之资料记忆和该输入值对应之演算结果；及控制装置，和演算同步的改写该记忆装置。
2.根据权利要求1所述的演算装置，其特征是，该控制装置当该输入值之变化位于既定之范围内时，中止该记忆手段之改写。
3.根据权利要求1或2所述的演算装置，其特征是，该控制装置包括演算结果表，预先记忆该演算结果；及改写控制装置，依照该输入值将该记忆手段改写为该演算结果表所记忆之演算结果。
4.根据权利要求3所述的演算装置，其特征是，该改写控制装置按照预设之优先少顺位改写该记忆手段。
5.根据权利要求1-4任何一项所述的演算装置，其特征是，该记忆手段由复数个记忆装置构成在该复数个记忆装置记忆和不同之演算式对应之演算结果。
6.一种演算装置，其特征在于包括记忆手段，输出按照地址之资料；记忆控制装置，在该记忆手段令记忆令输入和地址对应、令输出和资料对应之演算式；以及演算式选择装置，依照该记忆手段所记忆之演算式之出现频次，利用该记忆控制装置选择令该记忆手段记忆之演算式。
7.根据权利要求6所述的演算装置，其特征是，该演算式选择装置具有管理该演算式之出现频次之统计表。
8.根据权利要求6或7所述的演算装置，其特征是，具有推论装置，当该演算式之演算结果不存在时推论该演算结果。
9.根据权利要求6-8任何一项所述的演算装置，其特征是，具有旁通装置，令该记忆手段记忆按照来自外部之指示之演算式。
10.根据权利要求6-9任何一项所述的演算装置，其特征是，具有回授装置，令该记忆手段之输出之一部分或全部向该记忆装置之输入回授。
全文摘要
本发明涉及输出按照输入条件之演算结果的演算装置，其目的是提供可将处理速度高速化的演算装置，在记忆体在演算式之和输入条件对应之地址之资料上预先记忆其演算结果，藉着向记忆体输入输入条件，输出其演算结果。另外，本发明还涉及有关于执行既定之演算式之演算的演算装置，其目的是提供一种演算装置，利用学习以简单之构造可高速的输出演算结果，在输出按照地址之资料之记忆手段，令记忆令输入和地址对应，令输出和资料对应之演算式，依照演算式之出现频次，选择令记忆之演算式，令记忆手段记忆。
文档编号G06F7/00GK101078978SQ200710128759
公开日2007年11月28日 申请日期2002年4月23日 优先权日2001年4月24日
发明者中村贵利, 横田昭宽 申请人:Nti股份有限公司