专利名称：用于静态时序中点对点延迟限制的有效分析的系统和方法
技术领域：
本发明一般地涉及设计自动化领域，更具体而言，涉及用于在 静态时序分析中分析点对点延迟限制的系统和方法。
背景技术：
静态时序分析(STA)的目的在于确定数字电路中各种信号最晚 和最早的可能的切换时间。STA通常使用预先特征化的库元件在晶 体管级或在门级执行，或在较高的抽象级执行，例如复杂层级芯片。
STA算法的操作如下首先对逻辑结构划分级别，并且打断任 何环路以创建直接的非循环(acyclic)图(时序图)。当今的设计通 常可以包含数以百万计的可放置对象，其对应的时序图具有数以百 万计(即使没有达到数以千万计)的节点。对于每个节点，对应的 到达时间、转换速率(变换(slew))以及所需到达时间被计算用于 上升和下降转换以及早期和晚期的模式分析。到达时间(AT)表示
信号由于整个上游扇入(fan-in)锥而可以转换的最晚或最早时间。 变换值是与对应AT相关联的转换速率，以及所需到达时间(RAT) 表示信号由于整个下游扇出(fan-out)锥中的时序限制而必须转换 的最晚或最早时间。
AT以划分级别的方式向前传播，其开始于芯片初级输入宣称的 (即用户指定的)到达时间，结束于初级输出端口或中间存储元件。
对于单一扇入情况，
AT接收节点=AT源节点+从源至接收的延迟。
当多个信号合并的时候，每个扇入贡献潜在的到达时间，计算
为: AT接收(潜在)=AT源+延迟，
可以使所有潜在到达时间的最大值(后期模式)或最小值(早 期模式)保持在接收节点。通常，对于时序图中棱边的确切延迟值 是未知的，取而代之的是，仅可以在某最小延迟和最大延迟之间确 定可能延迟值的范围。在此情况中，使用最大延迟来计算后期模式 到达时间，而使用最小延迟来计算早期模式到达时间。
从在芯片初级输出管脚处宣称的所需到达时间、或在内部存储 设备处的测试(例如设定或保持限制)开始，以后向划分级别的方 式计算RAT。对于单一扇出情况
RAT源节点二RAT接收节点-延迟。
当多个扇出合并的时候(或当出现测试的时候)，每个扇出(或 测试)贡献预期的RAT,使得能够将最小(后期模式)或最大(早 期模式)所需到达时间能够保持在源节点。当仅可以确定可能延迟 值的范围时，使用最大延迟来计算后期模式所需到达时间，而使用 最小延迟来计算早期模式所需到达时间。
到达时间和在节点处的所需到达时间(即在后期模式中RAT-AT，在早期模式中AT-RAT)之差称为迟滞(slack)。正迟滞表 示当前到达给定节点的时间满足所有的下游时序限制，而负迟滞表 示到达时间不满足至少 一 个这样的下游时序限制。时序点可以包括 多个这样的AT、 RAT和变换值，每个都以单独的标签来表示，以表 示与不同时钟域相关联的数据(即由不同时钟信号发起)，或达到
整个扇入锥或扇出锥的特定子集来区分信息的目的。
除了在初级输出处宣称的所需到达时间之外，设计人员还可以 规定时序图中节点对("起自"节点和"通至"节点)之间的最大 和最小路径延迟限制。这些路径延迟限制称为点对点延迟限制或点 对点延迟宣称。可能需要这样的限制以确保正确的异步时序接口操 作，或测量累积路径延迟(例如从核心输出到芯片初级输出管脚)， 或者甚至作为引导(guide )使得有助于优化期间的延迟/迟滞分配技 术。
现有技术致力于前述问题，例如，在Craven等的美国专利 No.6，237，127 Bl中，阐述了 一种用于处理^各径延迟限制的方法，其 在源和接收点之间采用穷尽路径跟踪，公知其具有指数计算复杂度， 以便确保所有可能的路径满足所需限制，或者可选地，以便依赖于 在时序图中插入附加标签。标签允许区分由于从指定的"起自"节 点传播的信号而在"通至"节点处的到达时间和关联变换值、与由 于所有其他信号而在"通至"节点的到达时间和关联变换值。类似 地，标签允许区分由于从指定"通至"节点后向传播的信号而在"起 自，，节点处的所需到达时间、与由于所有其他信号而在"起自"节 点处的所需到达时间。实质上，通过标签，针对每个点对点限制并 行地执行独立的STA (即一次针对每个标签值)。由于路径跟踪方 法的指数复杂度，增量地执行路径跟踪方法是昂贵的，并且因此不 容易适于自动优化方法所用，自动优化方法对时序图进行大量变化， 以纠正时序、功率和/或噪声侵害。即使在非增量的情况下使用，这 样的点对点宣称的应用可能非常耗时，因为需要识别指定的起自点 和通至点之间的所有可能路径。使用附加标签的方法可以避免对显 性(explicit)路径跟踪的需要，因此可以是增量的；然而，这些技 术通常引起大量存储器和运行时间开销，因为这需要在每个这样的 点对点宣称的"起自，，节点的整个扇出锥中引入附加的标签化时序 值，或者在点对点宣称的"通至"节点的扇入锥与"起自"节点的 扇出锥的交叉点处引入附加的标签化时序值。特别地，无论这样的 扇出锥何时交互，将在扇出的重叠区域中传播多个相应标签。对于 每个这样的标签，计算并存储AT/RAT/变换值的唯一版本，这显著 地增加了存储器开销。而且，由于每个标签具有不同的变换值，并 且针对时序图中的棱边(edge)的延迟和变换计算一般依赖于该棱 边的源处的变换，所以需要唯一对应的延迟和4^收变换计算，这也 增加了运行时间开销。
为了进一步理解扇出锥的使用，在图1中示出了代表性例子， 其图示了此情况发生的实例。在此例子中，给出了两个点对点延迟
限制。第一个是节点"起自#1"和"通至#1"之间，第二个是在节
点"起自#2"和"通至#2"之间。节点A、 B、 C在"起自#1"和"起 自#2" 二者的扇出锥中，并且针对两个点对点限制中每一个的唯一 标签将传播至节点A、 B和C中的每一个。
在另一实例中，例如在Ginetti等的美国专利No. 5，825，658中, 指定了特殊时序限制，包括多循环时序限制，其对顺序的数据元素 之间数据传送指定了基于时钟的时序限制。其他限制基于时序路径 规范，每个规范指示可以应用多循环时序限制中指定的若干限制 的通过集成电路芯片的信号路径，以及不可以应用多循环时序限制 中指定的若干限制的信号路径。系统然后验证集成电路满足指定的 时序限制。该方法受限于所述特定路径限制以及与其相关联的时序 信息的传播。
因此，在工业上需要一种系统和方法，用于在存在点对点延迟 限制的时候执行STA，以最小化对指数路径跟踪和/或将附加标签应 用到时序图的需要。
发明内容
因此，本发明的目的是通过将保守和乐观边界现场(in situ)应 用于从普通STA传播的结果计算的到达时间和所需到达时间，来执 行初步分析。
本发明的另一目的是提供一种处理，用于估计边界从而减少需 要更详细的路径跟踪和/或附加标签以确定是否已经满足特定的点对 点限制的情况的数量。
本发明的这些和其他目的、方面以及优点由用于对电路进行静 态时序分析的系统和方法来提供，其中该电路在电路的第 一和第二 点之间具有至少 一 个点对点延迟限制。该方法包括步骤
从静态时序分析的前向传播到达时间与后向传播所需到达时间 中的至少 一个来计算点对点延迟限制的第 一测量准则的第 一边界； b)从第一边界确定是否保证该点对点延迟限制i)得到满足，ii)
得不到满足，以及m)不确定。如果该第一边界是不确定的，则选 择第二测量准则的第二边界，并且对基于其他测量准则的边界进行
迭代地重新计算，直到保证点对点延迟限制得到满足或得不到满足 为止。
在本发明的一个方面中，提供一种方法，该方法能够通过使用 可以现场应用的保守和乐观边界而将点对点延迟限制分类为确切通 过或确切失败。对于不能被确切归类为通过或失败的其他情况，可 以求助于现有技术的方法以进行具体的确定。与先前已有的方法相 比，本发明的方法减少了要求指数路径跟踪和/或使用附加标签的情 况的数量。
所结合的并且构成本说明书一部分的附图示出了本发明当前的 优选实施方式，它们与上面给出的基本描述以及以下给出的优选实 施方式的详细描述一起用于解释本发明的原理。
图i示出了表示用于处理路径延迟限制的现有技术方法的例子。
图2a-2b分别示出了两个流程图，第一个流程图示出了在应用 了最大路径延迟限制下本发明的方法步骤，第二个流程图示出了在 应用了最小路径延迟限制下本发明的方法步骤。
图3示出了示意性的电^各，用于描述在初级输入管脚F和初级 输出管脚T之间存在的点对点延迟限制，规定了两个信号之间的最 大允许传播延迟。
图4是对应于该电路的初级输入/输出管脚的输入/输出信号的节 点的时序图，并且棱边代表两个节点之间的电转换的传播。
图5是指示在所有节点处后期模式到达时间的同一示意性电路 的时序图。
图6是指示在所有节点处早期模式到达时间的同一示意性电路 的时序图。
图7是指示在所有节点处后期模式所需到达时间的同一示意性 电路的时序图。
图8是指示在所有节点处早期模式所需到达时间的同一示意性 电路的时序图。
具体实施例方式
参考在附图中图示以及以下说明书中详细描述的非限制性实施 方式，可以对本发明及其各种特征、方面和优点进行更完整的解释。 应当注意的是，在附图中图示的特征不必按比例绘制。省略公知组 件和处理技术的描述，从而防止无必要地模糊本发明的细节。
图2a和2b是分别示出了应用于最大和最小点对点延迟限制的本 发明方法的流程图。为了进一步理解本发明的方法及其细节，开始 将结合这两个流程图所体现的本发明的各个步骤来提供若干简单的 示意性例子。
参考图3，示出的示意性电路包括两个初级输入管脚A和F、两 个初级输出管脚D和T，它们通过AND逻辑门互相连接。在初级输 入管脚F和初级输出管脚T之间存在点对点延迟限制，指定这两个 信号之间的最大允许传播延迟。
出于示意性目的而不失一般性，^假设逻辑和线路延迟的每一级 具有l个时间单元(例如纳秒)的延迟。类似地，在不失一般性的 情况下，假设初级输入节点F具有的用户指定的后期模式和早期模 式AT为5。假设初级输入节点A具有的用户指定的后期模式和早期 模式AT分别为6和4。最后，在不失一般性的情况下，假设初级输 出管脚T具有的用户指定的后期和早期模式RAT分别为8和5,并 且假设初级输出管脚D具有的用户指定的后期和早期模式RAT分别 为7.5和7。
在图4中示出了先前示出的电路的对应时序图。每个节点对应 于该电^各逻辑元件或初级输入/输出管脚的输入或输出信号，并且每 个棱边表示两个这样的节点之间电转换的传播，即可能处于某侧输 入敏感条件下的棱边的源(或FROM (起自))端处的信号转换引
起该棱边接收(或TO (通至))端处的信号转换。
参考图5，首先传播从示例电路中各个节点起的后期模式到达时 间(图2a,步骤101)。在图4中示出针对代表性电路所计算的到 达时间，注意，当多个传入棱边合并时(例如在节点C)，基于跨 越所有传入棱边的最大传入(源AT+延迟)值，存储单个后期模式 到达时间。由于后期模式到达时间计算的支配性质，对于拓朴连接 的任意给定的FROM和TO节点，测量准则AT ( TO,后期)-AT (FROM,后期)将大于或等于所关注的实际路径延迟。因此，任何 给定起自节点(FROM)和通至节点(TO)之间的最大延迟的保守 边界(conservative bound )可以通过以下来计算估计TO和FROM 的后期模式到达时间，并将差AT (TO,后期)-AT (FROM,后 期)与最大允许路径延迟进行比较(步骤102)。在当前的例子中， AT(T,后期)-AT(F，后期)=9-5=4,这大于从F到T的实际 延迟(即3)。因此，如果从F到T最大允许延迟是4或更大，则 可以成立的是最大点对点延迟限制将得到满足(图2a，步骤103), 而无需现有技术的方法所需的显性路径跟踪或附加标签引入。
参考图6,示出了早期模式到达时间(图2a，步骤201)。注意， 对于早期模式计算，无论多个传入棱边在何处合并(例如节点C)， 基于跨越所有传入棱边的最小传入(源AT+延迟)值来存储单一的 早期模式到达时间。由于早期模式到达时间计算的该支配性质，对 于拓朴连接的任意给定FROM和TO节点，测量准则AT (TO,早 期)-AT(FROM,早期)将小于或等于所关注的实际路径延迟。 因此，任何给定的起自节点(FROM)和通至节点(TO)之间的最
估计TO和FROM的早期模式到达时间，口并将差AT ( TO，早^^) -AT (FROM,早期)与最大允许路径延迟进行比较(步骤202)。 在此例子中，AT(T，早期)-AT(F，早期)=7-5=2,这小于实 际延迟3。因此，如果从F到T的最大允许延迟小于2,则可以成立 的是最大点对点延迟限制将得不到满足(图2a,步骤203 ),而无
需现有技术的方法所需要的显性路径跟踪或附加标签引入。
参考图7，描述了对于示意性电路的后期模式所需到达时间(图
2a，步骤301)。注意，对于后期模式RAT计算，无论多个传出棱 边在何节点处合并(例如节点C)，都对应于跨越所有传出棱边的 最小值(接收RAI-延迟)来存储单一的后期模式RAT。由于后期 模式RAT计算的该支配性质，对于拓朴连接的任意给定FROM和 TO节点，测量准则RAT(TO,后期)-RAT (FROM,后期)将大 于或等于所关注的实际路径延迟。因此，针对任何给定"起自"节 点(FROM)和"通至"节点(TO)之间的最大延迟，不同的(当 与图2a步骤102中描述的基于后期模式AT边界比较时)保守边界 可以通过以下来直接计算估计TO和FROM处的后期冲莫式所需到 达时间，并将差RAT(TO，后期)-RAT (FROM,后期)与最大 允许路径延迟进行比较(步骤302 )。在此例子中，RAT(T，后期) -RAT(F，后期)=8-4.5=3.5，这大于实际路径延迟3。因此，如 果从F到T的最大允许延迟是3.5或更大，则可以成立的是最大点 对点延迟限制将得到满足(步骤303 )，而无需现有技术的方法所需 要的显性路径跟踪或附加标签引入。
注意，在当前的例子中，后期模式RAT限制在T和F之间的最 大路径延迟上提供更紧的(较小)的边界。通常，更紧的边界可以 来自于基于AT或RAT的限制，该基于AT或RAT的限制分别根据 的是电路的拓朴、单独元件延迟值以及初级输入和输出处宣称的后 期模式AT和RAT值。
参考图8,描述了对于同一电路的早期模式所需到达时间(图 2a，步骤401)。注意，对于早期模式RAT计算，只要多个传出棱 边在节点(例如节点C)处合并，则对应于跨越所有传出棱边的所 有(接收RAI-延迟)值中的最大值来存储单一的早期模式RAT。 由于早期模式RAT计算的该支配性质，对于拓朴连接的任意给定 FROM和TO节点，测量准则RAT (TO，早期)-RAT (FROM, 早期)将小于或等于所关注的实际路径延迟。因此，针对任何给定 起自节点(FROM)和通至节点(TO)之间的最大延迟的不同乐观 边界(当与图2a步骤202中描述的基于早期模式AT的边界比较时) 可以通过以下来直接计算估计TO和FROM处的早期模式所需到 达时间，并将差RAT(TO，早期)-RAT (FROM,早期)与最大 允许路径延迟进行比较(图2，步骤402)。在此例子中，RAT (T， 早期)-RAT(F,早期)=5-4=1，这小于实际路径延迟3。因此， 如果从F到T的最大允许路径延迟小于1,则可以成立的是最大点 对点延迟限制将得不到满足(图2a，步骤403 )，而无需现有技术 的方法所需要的显性路径跟踪或附加标签引入。
注意，在此具体例子中，后期模式AT限制在T和F之间的最小 路径延迟上提供更紧(较大)的边界。通常，更紧的边界可以来自 于AT或RAT限制，该AT或RAT限制分别根据的是电路的拓朴、 单独元件延迟值以及初级输入和输出处宣称的早期模式AT和RAT 值。
最后，如果上述步骤都没有确切地建立最大点对点延迟限制的 结果，则可以使用显性路径跟踪和/或附加标签引入(步骤501 )。
已经示出了各种例子，将对图2b做更详细的解释。相同的AT 和RAT测量可用于在最小路径延迟限制上建立乐观和保守边界。对 于最小延迟限制，后期模式AT (步骤1101 )可用于在拓朴连接的任 意FROM和TO节点之间的最小电路延迟上建立乐观边界(步骤 1102)。参考图5所示的示意性例子的后期AT，如果从F到T的最 小允许路径延迟大于AT (T,后期)-AT(F,后期)=9-5=4,则 可以成立的是，点对点最小延迟限制将得不到满足(步骤1103)。
类似地，早期模式AT (步骤1201)可用于在拓朴连接的任意 FROM和TO节点之间的最小电路延迟上建立保守边界(步骤1202 )。 参考图6所示的示意性例子的早期AT，如果从F到T的最小允许路 径延迟是AT(T，早期)-AT(F,早期)=7-5=2或更小，则可 以成立的是，点对点最小延迟限制将得到满足(步骤1203 )。
后期模式RAT(步骤1301)可类似地用于在拓朴连接的任意
FROM和TO节点之间的最小电路延迟上建立乐观边界(步骤1302 )。 参考图7所示的示意性例子的后期RAT，如果从F到T的最小允许 路径延迟大于RAT(T,后期)-RAT(F,后期)=8 - 4.5=3.5，则 可以成立的是，点对点最小延迟限制将得不到满足(步骤1303 )。
类似地，早期模式RAT (步骤1401 )可用于在拓朴连接的任意 FROM和TO节点之间的最小电路延迟上建立保守边界(步骤1402 )。 参考图8所示的示意性例子的早期RAT，如果从F到T的最小允许 路径延迟是RAT(T,早期)-RAT(F，早期)=5 - 4=1或更小， 则可以成立的是，点对点最小延迟限制将得到满足(步骤1403 )。
最后，如果上述步骤都没有确切地建立最小点对点延迟限制的 结果，则可以使用显性路径跟踪和/或附加标签引入(步骤1501 )。
总而言之，本发明基于传播的到达时间和所需到达时间，提供 一种通过现场应用连续的乐观和保守边界而对点对点延迟限制进行 有效分析的方法。到达时间和所需时间边界是独立的，并且最紧的 此类边界可以在每个点对点延迟限制上使用，以减少要求显性路径 跟踪或附加标签的情况的数量。这表示了相对于先前的现有技术方 法的关键改进，先前的现有技术的方法要求必须使用路径跟踪或附 加标签分析所有的此类限制，这样引起大量运行时间和存储器开销。
尽管借助了简单的示意性实施例对本发明进行了描述，但需要 理解的是，本领域普通技术人员可以以很多显而易见的方式来扩展 和应用本发明。需要理解的是，尽管示意性例子示出了小型电路和 小型时序图，但本发明可应用于任何尺寸的电路和图。在示意性例 子中，为了清楚的目的，并未区分上升和下降的时序量，但本领域
AT和RAT的情况。另外，其还可以将本发明应用于任何类型的静 态时序，包括但不限于门级电路、晶体管级电路、层级电路、具有 可组合逻辑的电路、具有序列逻辑(sequential logic )的电路、存在 耦合噪声的时序、存在多输入切换的时序、存在任意时序测试(例 如设定、保持、循环结束、脉冲宽度、时钟门控和环路切断测试)的时序、以及存在多个时钟域时的时序。还需要理解的是，尽管图
2a和图2b的流程图着眼于单一的点对点延迟限制，但本发明的其他 实施方式可同时适用于任何数量的此类限制。还需要进一步理解的 是，本发明所关注的点对点延迟限制可以可用于各种目的，包括但 不限于确保异步时序接口的正确操作、特定路径积累延迟的测量、 用于优化期间延迟/迟滞分配技术的引导、或确定多循环路径的正确
以获得对点对点延迟限制的状态的快速确定。例如，在计算保守和 乐观边界之前可以首先计算所有的AT和RAT。可替换地，可以首 先应用基于AT的限制，然后只有在必要的时候才应用基于RAT的 限制。需要注意的是，保守和乐观边界组成了找出时序图中任意两 个节点之间点对点延迟的下边界和上边界二者的有效技术。
最后，可以以硬件、软件或硬件和软件的组合来实现本发明。 本发明可以以集中的方式在一个计算机系统中实现，或者以分布的 方式来实现，其中不同的元件扩展跨越若干互联的计算机系统。任 何类型的计算机系统或其他适用于执行上述方法的装置都是适合 的。硬件和软件的典型组合可以是具有计算机程序的通用计算机系 统，当加载或执行这些计算机程序的时候，控制计算机系统从而其 才丸4亍上述方法。
本发明还可以嵌入计算机程序产品中，其中包括支持实现上述 方法的所有特征，并且当加载到计算机系统中时，该计算机程序产 品能够执行这些方法。
本上下文中的计算机程序或计算机程序装置可以是一组指令的 任何表示形式、任何语言、代码或符号，用于使具有信息处理能力 的系统直接执行特定的功能，或在转换为另一种语言、代码或符号 和/或不同材料形式的复制品之后执行特定的功能。
的是，根据本发明的描述，很多替换、修改以及变形对于本领域的 技术人员将是很明显的。因此，设想的是所附权利要求书将包含落
入本发明实际范围和精神的任何此类替换、修改和变形。
然而，应当理解，通过示意而非限制的方式给出了描述，同时 指示了本发明的优选实施方式及其各种具体细节。在不偏离本发明 精神的情况下可以在本发明的范围中进行很多变化和修改，并且本 发明包括所有的此类修改。
权利要求
1.一种用于执行对电路的静态时序分析的方法，该电路在所述电路的第一点和第二点之间具有至少一个点对点延迟限制，所述方法包括步骤从所述静态时序分析的前向传播到达时间与后向传播所需到达时间中的至少一个来计算所述点对点延迟限制的第一测量准则的第一边界；从所述第一边界确定是否保证所述点对点延迟限制a)得到满足，b)得不到满足，以及c)不确定。
2. 根据权利要求1所述的方法，其中，如果所述第一边界是不 确定的，则选择第二测量准则的第二边界，并且对基于其他测量准 则的边界进行迭代计算，直到保证所述点对点延迟限制得到满足或 得不到满足为止，或直到已经基于所有可用的测量准则对边界进行 了计算为止。
3. 根据权利要求2所述的方法，其中，所述点对点延迟限制从 包括下列的群组中选择而来最小延迟限制、最大延迟限制以及它 们的任意组合。
4. 根据权利要求3所述的方法，其中，所述点对点延迟限制具 有最大延迟限制，并且基于所述测量准则计算的所述边界包括下列 中的至少一个当满足所述点对点最大延迟限制时，对产生保守边界的后期模式 到达时间的比较；当满足所述点对点最大延迟限制时，对产生第二保守边界的后期 模式所需到达时间的比较；当满足所述点对点最大延迟限制时，对产生乐观边界的早期模式 到达时间的比较；以及当满足所述点对点最大延迟限制时，对产生第二乐观边界的早期 模式所需到达时间的比较。
5. 根据权利要求4所述的方法，其中，所述至少一个边界是从 包括下列的群组中选择而来乐观边界、保守边界、基于AT的边界、 基于RAT的边界以及它们以任何顺序的组合。
6. 根据权利要求3所述的方法，其中，所述点对点延迟限制具 有最小延迟限制，并且基于所述测量准则计算的所述边界包括当满足所述点对点最大延迟限制时，对产生乐观边界的后期模式 到达时间的比较；当满足所述点对点最大延迟限制时，对产生第二乐观边界的后期 模式所需到达时间的比较；当满足所述点对点最大延迟限制时，对产生保守边界的早期模式 到达时间的比较；以及当满足所述点对点最大延迟限制时，对产生另 一保守边界的早期模式所需到达时间的比较。
7. 根据权利要求6所述的方法，其中，所述至少一个边界是从 包括下列的群组中选择而来乐观边界、保守边界、基于AT的边界、 基于RAT的边界以及它们以任何顺序的组合。
8. 根据权利要求1所述的方法，其中，所述静态时序分析在下 列至少其中之一上执行门级电路、晶体管级电路、层级电路、具 有可组合逻辑的电路以及具有序列逻辑的电路。
9. 根据权利要求1所述的方法，其中，所述静态时序分析的时 序包括下列至少一个的分析耦合噪声、多输入切换以及任意时序 测试。
10. 根据权利要求9所述的方法，其中，所述任意时序测试在选 自下列的群组上执行设定、保持、循环结束、脉冲宽度、时钟门 控以及环S各切断测试。
11. 根据权利要求1所述的方法，其中，所述静态时序分析的所 述时序是在存在多个时钟域的情况下执行。
12. 根据权利要求1所述的方法，其中，所述静态时序分析包括 确定上升和下降时间。
13. 根据权利要求1所述的方法，其中，所述至少一个点对点延 迟限制是多循环路径限制。
14. 根据权利要求1所述的方法，其中，所述至少一个点对点延 迟限制是异步路径限制。
全文摘要
一种用于对电路进行静态时序中点对点延迟限制的有效分析的方法和系统，该电路在电路的两个点之间具有多个点对点延迟限制，其中针对所有类型的点对点延迟限制导出两个保守和两个乐观的用户定义测试。该方法示出了当在没有引入任何特殊标签的情况下执行保守测试的时候，发现满足点对点限制。另一方面，当乐观测试失败而没有任何特殊标签时，则确定如果引入了特殊标签则点对点限制必定失败，在此情况下，仅在期望确切迟滞时才引入它们。最后，对于之间的任何事物，要求具有特殊标签的实际分析或路径跟踪。根据拓扑图，基于到达时间的测试可以在某些情况下更紧，而基于所需到达时间的测试在其他情况下可以更紧。
文档编号G06F17/50GK101192251SQ20071016963
公开日2008年6月4日 申请日期2007年11月13日 优先权日2006年12月1日
发明者C·维斯韦斯瓦里亚, D·J·哈撒韦, J·谢里登, K·卡拉法拉, R·巴纳尔吉 申请人:国际商业机器公司