专利名称：具有动态终端的存储系统的制作方法
具有动态终端的存储系统
背景技术：
图1示出具有主板集成终端方案的存储系统的现有技术原理图。
图1的系统包括存储控制器10、动态随机存取存储器(DRAM)模块 12和14以及安装在主板上的终端电阻18。传输总线16将存储控制 器10与DRAM 12和14耦合。DRAM模块12处于活动模式(即， 它当前正在被存储控制器IO读取或写入)；另一DRAM模块14处于 非活动模式。活动的DRAM 12通过总线16接收来自存储控制器10 的信号并且该模块设置在低阻抗(Lo-Z)以接收信号。在非活动的 DRAM 14没有信号接收；因此非活动的DRAM设置在高阻抗(Hi-Z)。 来自总线的信号到达主板终端阻抗18并^支它吸收，因此不反射回来。 然而，因为信号路径的末端(如14所示)缺少合适的终端阻抗，非 活动的DRAM 14接收的信号的一部分反射回总线。该反射的信号沿 着总线传播并到达活动的DRAM 12,由此给在DRAM 12接收的信号 加入噪声。主板集成终端方案已经使用在双倍数据速率同步动态RAM (DDR SDRAM)存储技术中。
图2示出另一现有技术的终端方案，其中终端电阻嵌入在存储才莫 块本身中。此类终端方案称为片上终端(ODT)而且已经使用在双倍 数据速率2同步动态RAM (DDR2 SDRAM)技术中。图2的系统包 括存储控制器10、处于活动才莫式的SDRAM 12、处于非活动模式的 SDRAM 14和安装在存储模块本身中的终端阻抗20。取决于存储模块 的状态而接通或断开终端阻抗20。当存储才莫块处于活动沖莫式(读或写 模式)时，断开终端阻抗。当处于非活动模式时，接通该阻抗以确保 在非活动的SDRAM中信号的有效终结，从而使得没有信号从非活动 的SDRAM反射。图2示出接通处于非活动才莫式的14的终端阻抗，从而确保没有信号反射。这样得到比图1的主板终端方案更好的信号
质量，而且还消除了主板中的一些扭曲(wring),从而方便了系统设 计而且使得存储子系统的布局更有效。
图3更详细地示出用于DDR2 SDRAM的ODT终端方案。图3 的系统包括耦合到传输总线34的DDR2 SDRAM存储模块30。输入 緩冲器38接收来自总线的输入，输入緩冲器38的输出端连接到ODT 终结器32。终结器32的输出端连接到SDRAM的DQ引脚54。 ODT 32包括通过一对开关44连接在38的输出端和一组终端点(Vddq和 Vssq)之间的一对阻抗40 (每个具有值2Z!)。注意44包括两个开关， 它们总是同时接通或断开。ODT 32还包括通过一对开关46连接到电 源(supply)的另一对阻抗42 (每个具有值2Z2)。开关44和46由 ODT控制器50控制，而ODT控制器50又从ODT引脚52得到所要 求的控制值。当44或46接通时，以某一阻抗值终结SDRAM且这种 状况称为ODT"开"。当开关44接通时，以Z!值的阻抗终结SDRAM。 当开关464lr通时，终端阻抗是Z2。当44和46都断开时，ODT处在 "关"状态下。因此，在ODT关状态下，ODT 32不终结来自38的 输出端的信号并且这些信号传输到SDRAM的DQ引脚54。
图4示出用于DDR2 SDRAM中的ODT的现有技术的控制方案。 由通过ODT引脚52输入到ODT 32的扩展^t式寄存器设置(EMRS ) 的两位(A6和A2)来确定图3的开关44和46之间的选择。这两位 能够用来选择"不选择ODT"、"选择ODT(75Q )"、"选择ODT(150 Q )"或者"选择ODT (50Q )"。 一旦设置了 ODT的阻抗值，该设置 便保留直到输入另一设置或者断开电源。然而，在DDR2技术中，ODT 终端阻抗值的改变要求空闲总线时间。而且， 一旦为ODT开状态选 择了终端阻抗值(75Q、 150Q或者50Q),无论何时ODT设置为开， 该终端值都保持不变。因此，在正常操作中，ODT仅能启用或禁用终 端，而在开状态时不改变终端阻抗值，除非当在扩展才莫式寄存器中改 变设置时。图5示出现有技术的具有用于DDR2 SDRAM中的ODT的存储
系统的操作。此处，存储控制器耦合到两个双列直插存储模块
(DMM)。这些DIMM具有2R/1R配置，也就是说，第一才莫块有两
列存储设备，而第二模块有一列。已设置ODT引脚使得终端阻抗或 以20n的终端阻抗处于开状态或处于关状态(以oo表示，即本质上无
穷大的终端阻抗或未终结的)。DIMM2没有第二列存储设备(N/A)。 图5的最上面一行示出对于对DIMM 1的列1的写命令所选择的 终端阻抗。传输写数据到模块的控制器是未终结的。阴影单元格代表 活动的DIMM/列。无论何时DIMM/列在活动状态下，ODT终端设置 为关(00 )。非活动的DIMM/列或处在关状态(m )下，或处在开;R 态(20Q的终端阻抗)下以最小化任何信号反射。
图1示出现有技术的具有主板终端的存储系统。 图2示出现有技术的具有片上终端(ODT)的存储系统。 图3示出现有技术的ODT电路。 图4示出现有技术的用于ODT的控制方案。 图5示出现有技术的具有ODT的存储系统的操作。 图6示出根据本发明的一些发明原理的存储系统的实施例。 图7示出根据本发明的一些发明原理的存储代理的实施例。 图8示出根据本发明的一些发明原理的存储系统的另 一实施例的 操作。
具体实施例方式
图6示出根据本发明的一些发明原理的存储系统的实施例。传输 线106将第一存储代理100和第二存储代理102耦合到第三存储代理 104。可用在第一存储代理的第一阻抗108和在第二存储代理的基本 上不同的第二阻抗IIO同时终结传输线。例如，在写操作过程中，第三存储代理可能需要传输数据到第一存储代理。在此操作过程中，第 一存储代理是活动的而第二存储代理是非活动的。第三存储代理传输 信号，该信号在传输线上传播到第一存储代理和第二存储代理。可选 定终端阻抗以使得在第一存储代理处接收的信号功率多于在第二存 储代理处接收的信号功率。优选地，第一阻抗&的值匹配传输线以使
得最大化到第一代理的功率传送，并且设置第二阻抗z2的值为恰当的
低值以使得反射信号以及最小化到第二代理的功率传送。
在一个实施例中，可在存储代理的活动/非活动状态、命令的类型
(读/写)等等变化之间动态选择传输阻抗^和Z2。例如，如果上述
的对第一存储代理100的写操作后跟随对第二存储代理的写，在这些 紧接的写操作之间可切换&和z2的值以使得在第一代理(现在是非
活动的)的Z!反射信号，而在第二代理(现在是活动的)的Z2吸收
信号。在具有多列存储设备的实施例中，对于不同列也可动态选择传 输阻抗。
图7示出根据本发明的一些发明原理的存储代理的实施例。存储 代理112包括存储核心114、具有至少两个有限终端值的终结器116 和用于动态选择可呈现于传输线120的终端值的逻辑118。在一个实 施例中，存储代理可为核心、终结器和逻辑制造在单个半导体芯片上 的存储设备。在另一实施例中，存储代理可为存储才莫块，其中存储核 心位于安装在该模块上的存储设备上。
根据存储代理的活动/非活动状态、命令的类型(读/写)等等可 动态改变所选择的终端值。在具有多列存储i殳备的实施例中，对于不 同列也可动态选择传输阻抗。
图8示出根据本发明的 一 些发明原理的存储系统的另 一 实施例的 操作。在此例中， 一个存储代理是存储控制器，而两个代理是才莫块， 具体而言，是双列直插存储沖莫块(DIMM)。这些DIMM具有2R/1R 配置，也就是说，第一模块有两列存储设备，而第二模块有一列。存 储控制器和模块通过存储通道相连接，该存储通道具有与DDR2相似的总线结构和信令，但具有根据本发明的一些发明原理的动态终端。 对于本例，假设终结器是位于存储设备中的片上终结器，且对于工作
在1333Mts的系统，终端阻抗可为20Q和120Q的电阻。
图8的最上面一行示出对于对DMM1的列1的写命令所选择的 终端阻抗。图8中的阴影单元格代表活动的DIM]Viy列。传输写数据到 模块的控制器是未终结的，以符号oo表示(本质上无穷大的阻抗或 "关"状态)。为活动设备即DIMM 1上的列1存々者设备选择120Q的 终端阻抗。在DIMM1上的列2存储设备是非活动的和未终结的。为 DIMM 2上的非活动的列1存储设备选择20Q的终端阻抗。DIMM 2 没有第二列存储设备(N/A)。这种对终端阻抗的选择可使得传输到活 动的设备的信号功率多于传输到任何非活动的设备的信号功率。根据 存储通道传输线、片上终端电路、模块连接器、工作速度等等的实现 详情，活动设备的终端阻抗U20D)可匹配传输线以最大化到活动 设备的功率传送，同时选定非活动设备的终端阻抗(20Q)以反射大 部分功率以及最小化到非活动设备的信号传送。
图8的接下来两行示出对于对DIMM 1的列2和DIMM 2的列1 的写命令的终端阻抗的选择。底下三行示出对于对活动的DIMM和存
储设备的列的所有三种组合的读命令的终端阻抗的选择。
对比在图5中示出的现有技术的系统，图8的实施例可使得能够 用在不同的存储代理的两个不同的阻抗同时终结传输线。此外，本发 明的一些发明原理可使得能够在读/写、活动/非活动状态之间动态改 变终端阻抗，而现有技术的系统仅能启用或禁用终端，而不改变终端 值，除非例如在改变扩展才莫式寄存器的过程中。
图9示出根据本发明的 一 些发明原理的存储系统的另 一 实施例的 操作。图9的例子中的系统相似于图8的实施例，但具有1R/2R配置； 也就是说，第一才莫块有一列存储设备，而第二4莫块有两列。图10和 11示出根据本发明的一些发明原理的存储系统的另两个实施例的操 作，这次分别具有2R/2R和1R/1R配置。可在不背离一些本发明原理的前提下在布置和细节方面修改本 文所述的实施例。例如，已经描述了具有特定数量的模块、存储设备、 列、工作速度、终端阻抗和电阻等的实施例，但本发明原理并不限于 这些细节。终结器描述为具有不同的终端值，但不一定需要在离散值 之间切换它们。可用硬件、软件或者硬件与软件的组合实现逻辑。作 为更进一步的例子，存储才莫块和存储控制器可实现为分开的组件，或 者可将它们制造在7>共印刷电路板上。作为另一个例子， 一些实施例 描述了从存储控制器到存储模块的存储写操作，但一些本发明原理还 可应用于模块对模块的传送、控制器对存储设备的传送和其他配置。 因此，此类改变视为落入所附权利要求的范围内。
权利要求
1. 一种存储代理，包括存储核心；具有至少两个终端值的终结器；以及用于动态选择所述终端值的逻辑。
2. 如权利要求1所述的存储代理，其中所述存储核心和所述终 结器制造在半导体芯片上。
3. 如权利要求2所述的存储代理，其中所述逻辑制造在所述半 导体芯片上。
4. 如权利要求1所述的存储代理，其中所述存储代理包括存储 模块。
5. 如权利要求1所述的存储代理，其中所述存储代理包括存储 设备。
6. 如权利要求1所述的存储代理，其中可响应所述存储代理的 状态而改变所选择的终端值。
7. 如权利要求6所述的存储代理，其中所述存储代理可工作在 包括活动状态和非活动状态的状态下。
8. 如权利要求7所述的存储代理，其中在所述活动状态下选择 第一终端值而在所述非活动状态下选择第二终端值。
9. 如权利要求1所述的存储代理，还包括 第二存储核心；具有至少两个终端值的第二终结器；以及用于动态选择所述第二终结器的所述终端值的第二逻辑。
10. —种存储系统，包括第一存储代理； 第二存储代理；第三存储代理；以及将所迷第 一存储代理和所述第二存储代理耦合到所述第三存储代理的传输线；其中可用在所述第 一存储代理的笫 一 阻抗和在所述第二存储代 理的基本上不同的第二阻抗同时终结所述传输线。
11. 如权利要求10所述的系统，其中所述第一阻抗基本上匹配 所述传输线。
12. 如权利要求10所述的系统，其中所述第一阻抗和所述第二 阻抗导致到活动的存储代理的信号传送基本上多于到非活动的代理 的信号传送。
13. 如权利要求10所述的系统，其中所述第一阻抗和所述第二 阻抗基本上最大化到所述第一存储代理的信号传送并且基本上最小 化到所述第二存储代理的信号传送。
14. 如权利要求10所述的系统，其中所述第一存储代理在活动状态下可用所述第一终端阻抗终结所述传输线而在非活动状态下可 用所述第二终端阻抗终结所述传输线。
15. 如权利要求IO所述的系统，其中所述第一存储代理包括耦合到所述传输线的第一列存储设备和 第二列存储设备；当所述第一存储代理是活动的而所述第 一列存储设备是活动的 时，可用所述第一阻抗终结所述第一列存储设备；以及当所述第 一存储代理是活动的而所述第二列存储设备是非活动 的时，所述第二列存储设备可为未终结的。
16. 如权利要求15所述的系统，其中所述第二存储代理包括耦合到所述传输线的第三列存储设备和 第四列存储设备；当所述第 一存储代理是活动的而所述第二存储代理是非活动的 时，所述第三列存储设备可为未终结的；以及当所述第 一存储代理是活动的而所述第二存储代理是非活动的时，可用所述第二阻抗终结所述第四列存储设备。
17. —种包括动态改变存储代理的终端阻抗的方法。
18. 如权利要求17所述的方法，其中在活动状态下所述存储代 理的所述终端阻抗基本上高于在非活动状态下所述存储代理的所述 终端阻抗。
19. 如权利要求17所述的方法，其中所述存储代理包括耦合到传输线的第一列存储设备和第二列存 储设备；以及所述方法还包括，当所述第一列存储设备是活动的时，用第一阻 抗终结所述第 一列存储设备而使所述第二列存储设备为未终结的。
20. 如权利要求17所述的方法，还包括动态改变耦合到传输线 的两个或更多存储代理的相对终端阻抗。
21. 如权利要求20所述的方法，其中所述终端阻抗可改变以使得 传送到活动的存储代理的信号功率基本上多于传送到非活动的代理 的信号功率。
22. 如权利要求21所述的方法，其中所述终端阻抗可改变以使得基本上最大信号功率传送到所述活动的存储代理而基本上最小信 号功率传送到所述非活动的代理。
全文摘要
可动态选择存储代理的终端阻抗。可用在第一存储代理的第一阻抗和在第二存储代理的不同的阻抗同时终结传输线。存储代理可具有带至少两个终端值的终结器和用于动态选择终端值的逻辑。还描述了其他实施例并要求其权利。
文档编号G06F12/00GK101416166SQ200780012440
公开日2009年4月22日 申请日期2007年3月30日 优先权日2006年3月30日
发明者C·科克斯, G·维尔吉斯, H·奥伊, H·费米 申请人:英特尔公司