专利名称：具有高写入并行度的用于快闪存储器的列冗余的制作方法
技术领域：
本发明涉及快闪存储器，且更特定来说，涉及用于快闪存储器的冗余列。
背景技术：
图1展示通常包括一个或一个以上存储器阵列或子阵列(展示为102)的快闪存储 器装置100，所述一个或一个以上存储器阵列或子阵列被组织为n个行和m个快闪存储 器单元列。举例来说，示范性8兆位的存储器阵列具有n-4096个行和m-2048个列。将 阵列102中的存储器单元中的特定一者的23位地址施加到预解码器104。预解码器104 在行地址总线106上将12个行地址位提供给行解码器108。预解码器104还在列地址总 线110上将ll个地址位提供给列解码器112。
为了存取特定行，行解码器108在总线114中将行选择信号提供给4096个行解码 器输出线中的一者，其中4096个行解码器输出线中的每一者均耦合到存储器阵列102 的4096个行选择端子中的相应一者。
2048个列布置在16个128列的群组中。所述列在2048排总线116上耦合在存储器 阵列102的2048列与列解码器112中的2048个相应解码器之间。2048个解码器经由 2048排总线118耦合到感测和读出电路120。感测和读出电路120耦合到数据总线122 上的十六个输入/输出(I/O)线。读出放大器电路120用于读取选定存储器单元的内容。 在写入或修改操作期间，读出放大器电路120用于验证经修改单元的内容的正确性。
一般来说，存储器装置的数据I/0线的数目可为l个位、l字节(8位)、1字(16 位)或双字(32位)。如先前所提及，存储器列以群组布置，其中每一群组对应于一个 特定输出位。举例来说，如果存储器装置的数据输出为16位的字，则列在内部布置在 16个群组中，其中每一群组具有指派给其的一定数目的列。在读取操作或验证操作期间， 连同一行选择一起选择16列(每一列来自每一列群组)，使得将读取或验证16个存储 器单元。16个单元中的每一者提供数据输出的16个位中的一者。这意味着对于施加到 存储器装置的每一地址，并行地选择至少16个快闪存储器单元。
图2是说明如何将列布置在群组中以对应于16位输出字中的一个位的图。举例来 说，具有2048个列的存储器阵列布置在16个列群组中，其中每一群组具有与十六个1/0
4输出中的一者有关的128个列。图2中说明具有位<0>到位<15>的16位字的<0>位的典 型列群组130。来自典型列群组130的128个列线经由具有128个列线的总线132耦合 到对应的典型列解码器/读出放大器电路134，所述典型列解码器/读出放大器电路134 具有在信号线136上提供的DATA<0> I/O位。十五个其它类似的列群组和对应的列解码 器/读出放大器电路提供相应的DATAO到DATA<15> I/O位。
在快闪存储器装置的制造期间，存储器阵列102中的某些快闪存储器单元可为有缺 陷的且不适当地操作。有缺陷的存储器单元可阻止指定用于存储在那个有缺陷存储器单 元中的存储器数据被正确读取或修改。为减少有缺陷的快闪存储器单元对产品良率的影 响，常采用冗余快闪存储器单元来选择性地取代在装置测试阶段期间表现出不正确的行 为的正常快闪存储器单元。为存储有缺陷的快闪存储器单元的地址，提供一个或一个以 上非易失性冗余地址寄存器。
图3说明用于存储器阵列的常规快闪存储器冗余列系统150。存储器阵列包括耦合 到正规列解码器电路154的正规快闪存储器阵列152。冗余存储器阵列156耦合到冗余 列解码器158。正规列解码器154耦合到正规读出160，且冗余列解码器158耦合到冗 余读出162。正规读出160具有(例如)用于将数据转移进和转移出存储器阵列系统的 十六个I/O线164。
命令用户接口 (CUI)电路170在端子172处接收写入启用(WE)信号，且在信号 线174上将输出信号LOAD—PL提供给读出I60。LOAD—PL信号是由WE信号的上升沿 产生的信号脉冲。LOAD—PL脉冲触发将数据和地址锁存在正规读出160中。
冗余地址寄存器180存储有缺陷的存储器单元的地址，所述地址被提供给冗余逻辑 电路182。还将输入的存储器地址提供给冗余逻辑电路182。冗余逻辑电路182将输入 的存储器地址与由冗余地址寄存器180提供的有缺陷正规存储器单元的地址进行比较。 对于肯定比较或匹配，冗余逻辑电路182还激活2048位总线184上的2048个 SENSE_DISAB信号中的特定一者，以停用对有缺陷存储器单元的读出，且还使用总线 166上提供的四个REDUNDANT—ON信号中的一者来激活4个(在此实例中)冗余读出 162中的一者。
总之，将与给定读取或写入存储器操作相关联的输入地址与存储在冗余地址寄存器 180中的所有地址进行比较。如果输入地址与存储在冗余地址寄存器180中的有缺陷存 储器单元的地址中的一者匹配，则冗余逻辑电路182使用2048位总线184上的2048个 SENSE_DISAB信号中的一者和相关联的读出电路来切断正常的地址解码路径，且替代 地启用冗余读出162。常规上，在写入或编程操作期间，将要写入快闪存储器位置中的数据在本地存储在 每一读出电路中以用于验证操作。在验证操作后，所述读出电路将读出输出与将要写入 的数据进行比较，且根据比较结果来控制相关联的位线电压以启用或停用写入操作。冗 余存储器单元中的每一者具有其自身的感测和读出电路。将施加到存储器的外部输入地
址与冗余地址寄存器180的内容进行比较。如果发生与存储在冗余地址寄存器中的有缺 陷存储器单元的列地址的匹配，则激活冗余电路。所述冗余电路停用与有缺陷单元相关 联的感测和读出电路，并激活用于冗余单元的感测和读出电路。
在写入或编程操作期间，所激活的读出的数目对应于将并行编程的单元的数目。此 数目在某些快闪存储器装置中可非常高，以允许较高的编程处理量。为了使需用以添加 到存储器阵列的冗余单元的数目最小化，允许使用冗余读出电路来取代一个单个读出电
路更有效。以此方式，仅有缺陷存储器单元被冗余单元取代，而共享有缺陷存储器单元 的相同地址的所有其它工作的单元不被取代。举例来说，对于用于并行地写入的2048 个单元的2048位程序缓冲器，存储器装置具有执行验证操作和控制位线电压的2048个 感测和读出电路。此需要2048位总线能够切断2048个读出中的任一者。如果存在用于 存储器装置的十六个I/0位，则将存在用于十六个I/0位中的每一者的128个控制线。 因此，需要大量电路来加载和激活冗余读出中的每一-者。
在现有技术冗余列系统中，在命令循环期间不执行地址比较。实际上，在现有技术 装置中，用户提供的数据被加载在程序缓冲器的读出中，且在嵌入式程序算法的执行期 间的较晚时间执行地址比较。因此，在现有技术系统中，需用以停用程序缓冲器的读出 的信号线的数目等于读出的数目。在快闪存储器装置中，由用户提供的外部信号(一般 称为"写入启用"(WE))对编程命令计时。在2048位程序缓冲器的情况下，用户施 加128个字(将要编程的数据)以及128个地址(存储器的必须写入数据的位置)。"写 入启用"信号的上升沿锁存给予存储器的地址和数据。因此，在WE信号的每一循环中， 将要编程的单个16位字连同其地址被施加到存储器。在此实例中，为完全填充程序缓 冲器，需要128个WE循环。
发明内容
一个实施例包括一种具有列冗余的存储器，其包括具有正规列解码器和正规读出的 正规存储器阵列。还包括具有冗余列解码器和冗余读出的冗余存储器阵列。冗余锁存器 耦合到冗余读出中的一者。冗余比较逻辑将有缺陷正规存储器单元的地址与输入地址进 行比较以停用用于有缺陷正规存储器的正规读出，并启用耦合到冗余读出中的一者的对应的冗余锁存器以激活冗余存储器阵列中的冗余列。
另一实施例是针对列冗余系统，其是具有r个冗余存储器单元列的冗余存储器阵列。 提供数目为r的冗余读出。冗余列解码器耦合在冗余存储器阵列与r个冗余读出之间。 冗余地址寄存器存储有缺陷正规存储器单元的地址。以n个r个锁存器的群组提供冗余 锁存器，其中r个冗余锁存器中的每一者形成一群组，其耦合到r个冗余列读出中的相 应一者。冗余比较逻辑将存储在冗余地址寄存器中的有缺陷正规存储器单元的地址与外 部输入地址进行比较。如果比较为真，则提供DISABLE—LOAD信号，其用以停用n 个各含m个列的群组中的一者的正规读出；ENABLE一LATCH信号，其去往n个r个锁 存器的群组中的一者，以启用对应的冗余锁存器；以及r个REDO信号中的一者，其去 往n个群组中的被停用的一个群组中的r个冗余锁存器中的相应一者。冗余锁存器中的 选定一者激活r个冗余读出中的一者以激活冗余列中的一者。
另一实施例提供一种具有列冗余的快闪存储器。所述快闪存储器包括正规存储器阵 列，所述正规存储器阵列具有收集在n个各含m个列的群组中的nXm个正规存储器单
元列。数目为nXm的正规读出具有n个I/O端子。命令用户接口接收存储器启用信号 以将LOAD—PL信号提供给nXm个正规读出，以起始正规读出的操作。提供用于停用 nXm个正规读出的构件。列解码器耦合在正规存储器阵列与正规读出之间。冗余存储 器阵列具有r个冗余存储器单元列。提供数目为r的冗余读出。冗余列解码器耦合在冗 余存储器阵列与r个冗余读出之间。冗余地址寄存器存储有缺陷正规存储器单元的地址。 以n个r个锁存器的群组提供冗余锁存器，其中来自一群组的r个冗余锁存器中的每一 者耦合到r个冗余列读出中的相应一者。冗余比较逻辑将存储在冗余地址寄存器中的有 缺陷正规存储器单元的地址与外部输入地址进行比较。如果比较为真，则提供-DISABLE—LOAD信号，其用以停用n个各含m个列的群组中的一者的正规读出； ENABLEJ^ATCH信号，其去往n个r个锁存器的群组中的一者，以启用对应的冗余锁 存器；以及r个REDO信号中的一者，其去往n个群组中的被停用的一个群组中的r个 冗余锁存器中的相应一者。冗余锁存器中的选定一者激活r个冗余读出中的一者以激活 冗余列中的一者。
另一实施例包括一种提供用于存储器的列冗余的方法，其包括以下步骤将冗余列 解码器耦合在冗余存储器阵列与冗余读出之间；将冗余锁存器群组耦合到相应的冗余列
读出；将有缺陷正规存储器单元的地址与外部输入地址进行比较；停用正规读出；以及
启用冗余锁存器以激活用于冗余存储器阵列的冗余读出。
图1是本发明的快闪存储器装置的框图。
图2是说明2048列如何布置在16个128列的群组中以提供十六个1/0线的图。
图3是现有技术快闪存储器冗余列系统的框图。
图4是根据本发明的快闪存储器冗余列系统的框图。
图5是用于存储器系统的单个I/0线的列解码器和读出的框图。
图6是说明启用四个冗余读出中的一者的四个冗余锁存器的框图。
图7是具有开路漏极输出的冗余锁存器电路的电路图。
具体实施例方式
图4说明根据本发明的快闪存储器冗余列系统300的示范性实施例。为说明本发明， 论述具有4096个行和2048个列的8兆位正规快闪存储器阵列302。正规快闪存储器阵 列302的列耦合到正规列解码器电路304。为了原始指定用于存储在正规快闪存储器阵 列302中的有缺陷存储器单元中的一者中的数据，提供冗余4列阵列306。冗余4列阵 列306耦合到冗余4列解码器308。正规读出310例如具有十六个I/O线316。
对于正规快闪存储器阵列302来说，正规快闪存储器阵列302的2048个列中的每 一者均耦合到2048个正规列解码器电路304中的对应一者，且随后耦合到2048个正规 读出310中的对应一者。冗余列解码器308耦合到四个冗余读出312。正规快闪存储器 阵列302具有布置在16个128列的群组中的2048个列。正规读出310具有16个列输 出和用于每一输出的128个读出电路，总共为2048个读出。在冗余存储器阵列306中 提供四列，连同四个冗余列解码器和四个冗余读出312。如下文所描述，提供冗余地址 寄存器以存储有缺陷存储器单元的地址。
命令用户接口 (CUI)电路320在端子322处接收写入启用(WE)信号，且在信号 线324上提供输出信号LOAD_PL，输出信号LOAD一PL是由WE信号的上升沿产生的 脉冲信号。LOAD—PL脉冲触发将数据和地址锁存在正规读出310中。冗余逻辑电路330 将外部输入地址与冗余地址寄存器332的输出进行比较。如果比较为真，则在总线333 上产生DISAB—LOAD信号。此信号在信号线324上禁止来自CUI 320的LOAD—PL信 号，使得用户在数据I/O总线316的线中的一者上施加的输入数据不被加载到读出310 中的对应一者中。存在16个可能的DISAB—LOAD信号，每一个DISAB—LOAD信号用 于16个数据输出中的提供在十六个1/0线316中的一者上的每一者。
8本发明使用减少数目的控制信号，且需要较少的电路来为快闪存储器冗余列系统 300提供冗余列。本发明提供含64个冗余锁存器的群组338。 64个冗余锁存器被布置在 以四个为一组的群组中，所述群组被指派给总线316的十六个存储器I/O线中的相应一 者。64个冗余锁存器中的每一者是耦合到四个冗余读出312中的一者的输入线的开路漏 极电路。
在命令循环期间，在上文所提及的WE时间周期期间执行冗余地址比较。如果需要 冗余列，则将设置群组338的64个锁存器中的一者设置用于有缺陷的存储器单元，且 2048个正规读出310中的对应一者不加载有输入数据。如果将把数据位编程到有缺陷的 存储器位置中，则64个锁存器中的一者经设置以下拉四个冗余读出312中的一者的输 入线，进而控制十六个位线中的相应一者，以便将数据位编程到冗余存储器阵列306中。
如果某一输入地址需要冗余存储器单元，则冗余逻辑电路330产生DISAB—LOAD 信号，其禁止将数据加载到正规读出放大器中。而且，产生十六个ENABLE—LATCH信 号中的一者以将输出的四个锁存器中的一者设置用于有缺陷的单元。所述锁存器借助四 个开路漏极信号(REDUNDANT—ON)而耦合到四个冗余读出放大器。存在十六个 ENABLE—LATCH信号，所述ENABLE—LATCH信号中的一者由冗余逻辑330针对I/O 线316中的一者而产生。为选择指派给十六个I/0线316的四个锁存器中的特定一者的 一个锁存器，在四个线336中的一者上激活四个信号REDO<0>、 RED0<1>、 RED0<2>、 REDCK3〉中的一者以选择四个锁存器中与I/O线316中的一者相关联的一个锁存器。经 激活的读出为有缺陷的正规存储器单元提供冗余存储器单元。在总线336的四个信号线 中的一者上提供四个REDO信号。提供四个REDUNDANT—ON信号中的一者以选择四 个冗余读出312中的一者。
图5展示用于图4的十六个I/O线316中的一者的缓冲器布置。对于十六个输出中 的每一者，128个读出352的对应群组经由用于128个列的群组的列解码器350耦合到 存储器阵列。读出352的所有输出均耦合到外部地址、总线333上的十六个 DISABLE—LOAD信号中的一者，和十六个I/O线316中的一者。DISABLE_LOAD信号 禁止当为有缺陷存储器单元提供外部地址时将数据加载到读出中。
图6展示四个冗余锁存器354、 356、 358、 360中的每一者均具有由冗余逻辑电路 330在总线334中的信号线上产生的作为输入的ENABLE一LATCH信号。四个冗余锁存 器中的每一者还具有REDO <0:3>信号中的相应一者作为输入。由图4的冗余逻辑电路 330产生REDO <0:3>信号以选择四个冗余锁存器354、 356、 358、 360中的一者。冗余 锁存器的输出是REDUNDANT一ONO:3〉信号，其是用于激活冗余读出312中的一者的开路漏极信号。
图7说明用于具有开路漏极输出的冗余锁存器354、 356、 358、 360的一个电路实 施方案。64个锁存器的输出中用于总线316的十六个1/0线中的一者的每一输出耦合到
冗余读出的输入线。举例来说，用于十六个i/o线中的每一者的四个锁存器中的第一者
借助开路漏极电路耦合到第一冗余读出的输入。四个冗余读出中的每一者的每一输入均 具有耦合到其的十六个开路漏极。交叉耦合的反相器361、 362提供锁存器电路，其使 反相器361的输入端子耦合到反相器362的输出端子，且使反相器361的输出端子耦合 到反相器362的输入端子。反相器361的输入端子耦合到REDO选择NMOS晶体管366 的漏极端子。输入信号REDO耦合到REDO选择NMOS晶体管366的栅极端子。REDO 选择NMOS晶体管366的源极端子耦合到锁存器启用晶体管364的漏极端子。晶体管 364的源极端子耦合到接地。锁存器启用晶体管364的栅极端子耦合到ENABLE—LATCH 输入端子。
快闪存储器时序规范要求在地址/数据改变之间以及在写入启用(WE)信号的上升 沿处进行地址/数据锁存之前提供最小的时间周期，使得所有地址和数据信号稳定充分的 时间。本发明使用此最小的时间周期来将输入地址与存储在冗余地址寄存器332中的地 址进行比较。如果比较为真，则由冗余逻辑电路330设置冗余锁存器。
在命令循环期间，在上文所提及的最小时间周期期间执行冗余地址比较。如果输入 地址是针对有缺陷正规存储器单元，则使用总线334上的十六个ENABLE_LATCH信号 中的一者来设置64个锁存器338中的一者。不将输入数据加载到读出310中的对应一 者中。如果将把数据位编程到冗余列中，则四个锁存器中的一者在四线总线340上提供 信号以下拉冗余读出312中的对应一者的输入线。值得注意的是，不管将要写入的数据 如何，冗余读出312始终是开启的。尽管如此，仅当总线340上的输入线中的一者被锁 存器338中的耦合到其的一个锁存器下拉时，冗余读出312中的一者才控制对应的位线， 以便将输入位编程到冗余存储器单元阵列308中。
总之，本发明以减少数目的电路和控制提供用于快闪存储器的冗余列。使用地址/ 数据改变和地址/数据锁存(写入启用WE的上升沿)之间的最小时间周期来将输入地址 与冗余地址寄存器中的地址进行比较。对于16个存储器输出中的每一者，存在借助列 解码器耦合到存储器阵列的128个读出放大器。读出放大器具有地址输入和数据输入以 及DISABLE—LOAD信号，所述DISABLE—LOAD信号在发生冗余地址时禁止数据加载。 四个冗余锁存器具有作为输入的由冗余逻辑产生的ENABLE—LATCH信号，和由冗余地址寄存器产生且用于选择四个冗余锁存器中的一者的REDO <3:0>信号。四个冗余锁存 器的输出为REDUNDANTJDN〈3:0信号，其为用于激活冗余读出放大器的开路漏极信 号。
权利要求
1.一种具有列冗余的存储器电路，其包含正规存储器阵列，其具有正规列解码器和正规读出；冗余存储器阵列，其具有冗余列解码器和冗余读出；多个冗余锁存器，其耦合到所述冗余读出中的至少一者；冗余比较逻辑电路，其经配置以将有缺陷的正规存储器单元的地址与输入地址进行比较，以停用用于有缺陷的正规存储器的所述正规读出，并启用耦合到所述冗余读出中的一者的对应的冗余锁存器以激活所述冗余存储器阵列中的冗余列。
2. 根据权利要求1所述的存储器电路，其中所述冗余读出中的一者经配置以由所述多 个冗余锁存器中的一者激活。
3. 根据权利要求1所述的存储器电路，其中所述多个冗余锁存器是开路漏极电路，其 经配置以允许一定数目的所述多个冗余锁存器被耦合到所述冗余读出中的至少一 者。
4. 根据权利要求1所述的存储器电路，其中所述冗余读出经配置以通过由所述多个冗 余锁存器中的一者下拉而激活。
5. 根据权利要求1所述的存储器电路，其中所述多个冗余锁存器是开路漏极电路，其 布置在"n"个各"r"个锁存器的群组中，从而允许所述"r"个冗余读出中的每 一者上有"n"个冗余锁存器。
6. 根据权利要求1所述的存储器电路，其中所述多个冗余锁存器包括锁存器电路，所 述锁存器电路具有锁存器输入端子和锁存器输出端子，所述多个冗余锁存器进一步 包含一对交叉耦合的反相器，其中所述对交叉耦合的反相器中的第一者的输入端子 耦合到所述对交叉耦合的反相器中的第二者的输出端子。
7. 根据权利要求1所述的存储器电路，其中所述多个冗余锁存器包括输入电路，所述 输入电路需要ENABLE—LATCH信号和REDO信号两者以激活所述多个冗余锁存 器中的一者。
8. 根据权利要求7所述的存储器电路，其中用于所述多个冗余锁存器的所述输入电路 包括彼此串联耦合的第 一 和第二晶体管，所述第 一 晶体管经配置以由 ENABLE—LATCH信号激活，且所述第二晶体管经配置以由REDO信号激活。
9. 根据权利要求1所述的存储器电路，其中所述多个冗余锁存器包括NMOS输出晶 体管，所述NMOS输出晶体管具有耦合到锁存器输出端子的栅极端子、耦合到接 地端子的源极和耦合到所述冗余读出中的一者的开路漏极。
10. 根据权利要求1所述的存储器电路，其进一步包含用于通过由所述多个冗余锁存器 中的一者下拉而激活所述冗余读出的构件。
11. 一种为存储器电路提供列冗余的方法，所述方法包含将冗余列解码器耦合在冗余存储器阵列与多个冗余列读出中的一者之间； 将冗余锁存器群组耦合到所述多个冗余列读出中的相应一者； 将有缺陷的正规存储器单元的地址与外部输入地址进行比较； 停用正规读出；以及启用冗余锁存器以激活用于所述冗余存储器阵列的冗余读出。
12. 根据权利要求11所述的方法，其进一步包括通过由所述冗余锁存器群组中的选定 一者将所述冗余读出下拉而激活所述冗余读出。
13. 根据权利要求12所述的方法，其进一步包括选择所述冗余锁存器群组中的一者。
全文摘要
冗余存储器阵列(300)具有r个列的冗余存储器单元(306)、r个冗余读出(312)和一冗余列解码器(308)。冗余地址寄存器(332)存储有缺陷的正规存储器单元的地址。以n个各含r个锁存器的群组提供冗余锁存器(338)。冗余比较逻辑(330)将有缺陷的正规存储器单元的地址与外部输入地址进行比较。如果比较为真，则提供DISABLE_LOAD信号(333)，其用以停用n个各含m个列的群组中的一者的正规读出(310)；ENABLE_LATCH信号(334)，其去往所述n个各含m个列的群组中的一者，以停用对应的正规读出；以及r个REDO信号(336)中的一者，其去往所述n个群组中的被停用的一个群组中的所述r个冗余锁存器(338)中的相应一者。所述冗余锁存器(338)中的选定一者激活所述r个冗余读出(312)中的一者以存取冗余列。
文档编号G06F11/00GK101563675SQ200780046296
公开日2009年10月21日 申请日期2007年11月12日 优先权日2006年12月15日
发明者安德烈亚·萨科, 斯特凡诺·苏里科, 西莫内·巴托里, 马里亚·莫斯托拉 申请人:爱特梅尔公司