专利名称：降低ic中的空闲泄漏功耗的制作方法
降低IC中的空闲泄漏功耗
背景技术：
本公开内容总体上涉及电子领域。更具体地，本发明的实施例涉及使
用外部代理(agent)来降低集成电路(IC)器件中的泄漏功耗。
功耗(动态功耗及泄漏功耗)是IC设计的主要关注点之一。特别地，泄
漏功耗可能正随着每个相继的设计世代而增加。在笔记本计算机中实施的
一种普遍的节电技术是，使用能够在降低工作能力的状态或模式下工作的
IC，该状态或模式导致降低的功耗。
一些处理器可以根据能够被进行开/关调制的内核时钟信号来工作。这
是处理器时钟"节流(throttling)"的一个实例，它将处理器临时置于非活动
模式，从而大大降低处理器的功耗。已定义更广泛的一组电源状态或工作
能力模式，以将处理器置于各种睡眠状态。在睡眠状态中，处理器的一些
或所有计算和I/O功能基本被关闭。
但是，当前设计通常将其I/O置于独立的电压面(voltage plane)上并使
其一直上电。本公开内容通过降低这些一直上电的I/O的空闲泄漏功耗来
解决这一问题以及其它问题。
从以下对在附图中示出的优选实施例的描述，本发明的各种特征将显 而易见，其中在所有附图中相同的标号一般指代相同部件。附图不必按照 比例，而是将重点放在说明本发明的基本原理。
图l示出降低IC中的空闲泄漏功耗的装置的方框图。
图2示出降低IC中的空闲泄漏功耗的方法。
图3是根据本发明实施例的计算机系统的方框图。
图4是根据本发明一个实施例，以点对点结构设置的计算机系统的方 框图。
具体实施例方式
在以下描述中，出于解释而非限制性的目的，阐述了诸如特定结构、 体系结构、接口、技术等等的具体细节，以便提供对本发明各个方面的透 彻理解。但是，对受益于本公开内容的本领域技术人员来说显而易见的是， 本发明的各方面可以在脱离这些具体细节的其他实例中被实践。在一些实 例中，略去了对公知的设备、电路和方法的描述，以免不必要的细节模糊 对本发明的描述。
在当前系统中，软件命令系统在进入睡眠状态时降低对核心的供电。
在睡眠状态期间，电压可以低于保留电压并可能是ov。当前设计通常将其 1/o置于独立的电压面上，并使i/o—直上电。因此，1/0始终在消耗功率
并泄漏功率。本发明是一种通过在封装处于空闲状态期间切断对I/O的供
电来降低功率的方法。
图1示出具有外部代理以降低ic中的空闲泄漏功耗的装置的方框图。 封装105可以包括各种电路。特别地，它可以包括核心120和各种I/O引 脚110、 115。核心120耦合到其自己的电压源Vc。re 122。 1/0引脚被分为 一直保持上电的I/O引脚110和在不可能有总线活动的空闲状态期间可以 下电的I/0引脚115。因此，1/O引脚Auxll5是封装105上所有引脚的子 集。
例如，如果封装105包括200个I/O引脚，则180个引脚(115)会在睡 眠状态期间被关闭，而另外20个I/O引脚(110)会一直保持上电以唤醒其它 180个引脚AUX 115。每个I/0引脚分别具有其自己的电压源Vvo 112和 Vaux135。应当注意，1/0引脚的个数仅用于说明的目的，并且这一数字可
以根据系统的设计而变化。
系统中的芯片组知道封装105的当前状态。因此，当封装进入诸如睡 眠状态等的低功耗状态时，芯片组通过信号130来通知外部电路125切断 对I/0引脚AUX115的供电。这一外部电路可以是外部FET。 一旦退出睡 眠状态，芯片组通过信号130启动外部电路并恢复针对I/O引脚AUX 115 的电压135。
图2示出降低空闲泄漏功耗的方法200。关于可以如何激活图1的选 通电路(gating circuitry),存在各种方式。最初，操作系统或系统高温或类似事件做出决定进入低功耗模式，步骤205。 一旦做出决定进入低功耗模 式，从管芯(die)的一部分发送信号到外部电路，210。应当注意，该信号可 以从管芯自身以外的其它地方发送。
始终保持上电的那部分I/O引脚110可以通知外部电路继续工作并在 接收到信号时切断对I/0引脚子集AUX 115的供电，215。这一信号可以 来自I/O引脚110或来自另一芯片。例如，在一个实施例中，当系统进入 低功耗模式时，芯片组知道该系统模式，并且芯片组通知选通电路。
一旦系统从低功耗模式醒来，从芯片组发送信号到外部电路以进行上 电，220。 一旦接收到上电信号，1/0引脚110使外部电路能够在接收到信 号时对I/0引脚子集115上电，225。
本实现是使用外部电路来论述的。但是，管芯上(ondie)FET也可以控 制打开或关闭I/0引脚AUX115。控制逻辑可以在管芯上，或从系统中另 一个管芯生成。
.替代地，图l的实现可以扩展到包括传统上在空闲状态期间仍被施加 电压的其它功能块，例如保险丝和PLL。
因此，这一实现的范围足以广泛到覆盖传统电压面，以考虑电压斜线 上升时间(voltageramptime)的变化或对该资源的需求。例如，虽然操作系 统控制指示核心应当从空闲状态被唤醒，但这可以分阶段地进行，以限制 浪涌电流。
这允许设备内部或外部的硬件以不同方式(在不同时间或以不同速率) 使针对各种功能的电压斜线上升，以便降低浪涌电流，提高能量效率，并 停止一些部分直到命令指示需要该逻辑。硬件可以分阶段地对管芯上电以 降低浪涌电流，例如一次使一个核心上电，或延迟恢复对存储器控制器和 I/O的供电直到核心己完成状态恢复之后。
此外，硬件可以延迟恢复对专用功能的供电，直到需求或性能指示需 要恢复。向量处理单元或最后一级高速缓存(LLC)可以保持上电而不为软 件所知，直到硬件检测到那些功能需要达到性能或功能目标。
图3示出根据本发明实施例的计算系统300的方框图。计算系统300 可以包括通过互连网络(或总线)49进行通信的一个或多个中央处理单元 (CPU) 31或处理器。处理器31可以是任意类型的处理器，诸如通用处理器、网络处理器(其处理在计算机网络48上传送的数据)或其它类型的处理 器(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。此 外，处理器31可以具有单或多核心设计。具有多核心设计的处理器31可 以在同一集成电路(IC)管芯上集成不同类型的处理器核心。此外，处理器 31可以利用参考图1和2讨论的实施例。例如， 一个或多个处理器31可 以包括一个或多个处理器核心32。此外，参考图l和2讨论的操作可以由 系统300的一个或多个组件执行。
芯片组33还可以与互连网络49进行通信。芯片组33可以包括存储器 控制中心(MCH) 34。MCH 34可以包括与存储器41进行通信的存储器控制 器36。存储器41可以储存数据和由CPU 31或包括在计算系统300中的任 何其它设备执行的指令序列。在本发明的一个实施例中，存储器41可以包 括一个或多个易失性储存(或存储)设备，诸如随机存取存储器(RAM)、动 态RAM(DRAM)、同步DRAM (SDRAM)、静态RAM (SRAM)等等。还可 以利用诸如硬盘的非易失性存储器。附加的设备可以通过互连网络49进行 通信，例如多个CPU和/或多个系统存储器。
MCH 34还可以包括与图形加速器42进行通信的图形接口 37。在本 发明的一个实施例中，图形接口 37可以通过加速图形端口(AGP)与图形加 速器42进行通信。在本发明的一个实施例中，显示器(诸如平板显示器)可 以通过例如信号转换器与图形接口 37进行通信，其中信号转换器将储存在 诸如视频存储器或系统存储器的储存设备中的图像的数字表示转换为由显 示器解释并显示的显示信号。由显示器设备产生的显示信号可以在被显示
器解释并随后显示之前经过各种控制设备。
中心(hub)接口 51可以允许MCH 34与输入/输出控制中心(ICH) 38进 行通信。ICH 38可以提供到与计算系统300的组件进行通信的I/O设备的 接口。 ICH38可以通过诸如外围组件互连(PCI)桥、通用串行总线(USB)控 制器等的外设桥(或控制器)39与总线47进行通信。桥39可以提供CPU 31 和外围设备之间的数据路径。可以利用其它类型的拓扑结构。此外，多条 总线可以例如通过多个桥或控制器与ICH38进行通信。此外，在本发明的 各种实施例中，与ICH38进行通信的其它外设可以包括集成驱动电子设备 (IDE)或小型计算机系统接口(SCSI)硬盘驱动器、USB端口、键盘、鼠标、并口、串口、软盘驱动器、数字输出支持设备(例如，数字视频接口(DVI))等等。
总线47可以与音频设备43、 一个或多个磁盘驱动器44以及网络接口 设备46 (其与计算机网络48进行通信)进行通信。其它设备可以与总线47 进行通信。此外，在本发明的一些实施例中，各种组件(例如网络接口设备 46)可以与MCH34进行通信。此外，处理器31和MCH34可以组合以形 成单个芯片。此外，在本发明的其它实施例中，图形加速器42可以包括在 MCH34内。
此外，计算系统300可以包括易失性和/或非易失性存储器(或储存装 置)。例如，非易失性存储器可以包括以下的一个或多个只读存储器 (ROM)、可编程ROM (PROM)、可擦除PROM (EPROM)、电EPROM (EEPROM)、磁盘驱动器(例如，44)、软盘、致密盘ROM (CD-ROM)、数 字通用盘(DVD)、闪存、磁光盘、或能够储存电子指令和/或数据的其它类 型的非易失性机器可读介质。
图4示出根据本发明的一个实施例，以点对点(PtP)结构设置的计算系 统400。特别地，图4示出这样的系统，其中，处理器、存储器、和输入/ 输出设备通过多个点对点接口进行互连。参考图l-3讨论的操作可以由系 统400的一个或多个组件执行。
如图4中所示，系统400可以包括多个处理器，为了清晰只示出其中 两个处理器5、 10。处理器5、 10分别可以包括本地存储器控制中心(MCH) 15、 20，以允许与存储器15、 20进行通信。存储器15和/或20可以储存 各种数据，例如参照存储器512所讨论的数据。
处理器5、 10可以是任意类型的处理器，例如参照图3的处理器31 所讨论的处理器。处理器5、 10可以分别使用PtP接口电路40和45通过 点对点接口93交换数据。处理器5、 10可以分别使用点对点接口电路65、 70、 75、 80通过单独的PtP接口 55、 60与芯片组50交换数据。芯片组50 还可以使用PtP接口电路90通过高性能图形接口 97与高性能图形电路37 交换数据。
可以在处理器5、 10内提供本发明的至少一个实施例。例如， 一个或 多个处理器核心32可以位于处理器5、 10内。但是，本发明的其它实施例可以存在于具有图6的系统400的其它电路、逻辑单元或设备中。此外， 本发明的其它实施例可以分布在图4所示的几个电路、逻辑单元或设备上。
芯片组50可以使用PtP接口电路95与总线16进行通信。总线16可 以有一个或多个与其进行通信的设备，例如总线桥18和I/O设备14。通 过总线20，总线桥14可以与其它设备进行通信，例如键盘/鼠标22、通信 设备26 (例如可以与计算机网络48进行通信的调制解调器、网络接口设备 等等)、音频I/0设备和/或数据储存设备28。数据储存设备28可以储存可 以由处理器5和/或10执行的代码30。
在本发明的各种实施例中，本文中例如参照图l-4所讨论的操作可以 通过硬件(例如，电路)、软件、固件、微代码或其组合实现，其可以作为 计算机程序产品提供，例如，包括其上储存了用于对计算机编程以进行本 文中所讨论的处理的指令(或软件程序)的机器可读或计算机可读介质。此 外，作为例子，术语"逻辑"可以包括软件、硬件或软件与硬件的组合。 机器可读介质可以包括诸如针对图1-4所讨论的储存设备。另外，这种计 算机可读介质可以作为计算机程序产品被下载，其中该程序可以通过通信 链路(例如，总线、调制解调器或网络连接)以包含在载波中或其它传播介 质中的数据信号的方式从远程计算机(例如，服务器)传输到请求计算机(例 如，客户机)。因此，在本文中，载波应当被认为包括机器可读介质。
本说明书中引用"一个实施例"或"实施例"指结合该实施例所描述 的特定特征、结构或特性被包括在至少一个实现中。本说明书中各处出现 的短语"在一个实施例中"可以或可以不全都指同一个实施例。
此外，在说明书和权利要求书中，可以使用术语"耦合"和"连接" 及其派生词。在本发明的一些实施例中，"连接"可以用于指示两个或多个 元件彼此直接物理或电接触。"耦合"可以指两个或多个元件直接物理或电 接触。但是，"耦合"还可以指两个或多个元件可以不直接相互接触，但仍 可以相互合作或交互。
因此，虽然已经用特定于结构特征和/或方法动作的语言对实施例进行 了说明，但是应当理解，所要求保护的主题并不局限于所述的特定特征或 动作。相反，这些特定特征或动作是被公开作为实现所要求保护的主题的 示例形式。
权利要求
1、一种装置，包括具有第一和第二I/O引脚的封装；以及耦合到所述封装的电路，用于控制对所述第二I/O引脚的供电，其中，信号被发送到所述电路以控制对所述第二I/O引脚的供电。
2、 如权利要求l所述的装置，其中，所述电路在所述封装的外部。
3、 如权利要求l所述的装置，进一步包括耦合到所述电路的电压源。
4、 如权利要求1所述的装置，其中，所述第一 I/O引脚一直保持上电。
5、 如权利要求1所述的装置，信号上电或下电。
6、 如权利要求1所述的装置， 述信号到所述电路。
7、 如权利要求6所述的装置， 芯片组发送所述信号。其中，所述第二i/o引脚基于所接收的进一步包括芯片组，所述芯片组发送所 其中，当系统进入低功耗模式时，所述
8、 如权利要求l所述的装置，其中，所述电路是FET。
9、 如权利要求l所述的装置，其中，所述电路在所述封装上。
10、 一种方法，包括 发信号通知外部电路；以及基于从外部电路发送的信号使1/0引脚的子集下电。
11、 如权利要求10所述的方法，进一步包括，计算机系统决定转变到低功耗模式。
12、 如权利要求10所述的方法，其中，所述发信号通知的操作来自芯 片组。
13、 如权利要求10所述的方法，其中，所述发信号通知的操作来自管 芯的一部分。
14、 一种系统，包括 芯片组；耦合到所述芯片组的管芯，所述管芯进一步包括 具有第一和第二I/0引脚的封装；以及耦合到所述封装的外部电路，用于控制对所述第二 I/O引脚的供电，其中，信号被从所述芯片组发送到所述外部电路以控制对所述第二 i/o引脚的供电。
15、 如权利要求14所述的系统，进一步包括耦合到所述电路的电压源。
16、 如权利要求14所述的系统，其中，所述第一I/0引脚一直保持上电。
17、 如权利要求14所述的系统，其中，所述第二I/0引脚基于所接收 到的信号上电或下电。
18、 如权利要求14所述的系统，其中，当所述系统进入低功耗模式时, 所述芯片组发送所述信号。
19、 如权利要求14所述的系统，其中，所述外部电路是FET。
20、如权利要求14所述的系统，其中，当所述系统恢复供电时，所述 芯片组发送第二信号。
全文摘要
一种使用外部电路来降低集成电路的I/O引脚中的空闲泄漏功耗的方法。最初，封装上的I/O引脚被细分为将保持上电的引脚和将在空闲状态期间下电的引脚。当系统进入低功耗模式时，信号被发送到外部电路。该信号通知一直保持上电的I/O引脚去通知外部电路使另外一组I/O引脚下电。
文档编号G06F1/28GK101578563SQ200780047697
公开日2009年11月11日 申请日期2007年10月30日 优先权日2006年12月22日
发明者A·舒巴尔, B·库塔纳, B·潘特尔, L·哈金, R·帕特尔, S·瓦纳姆, T·弗莱彻 申请人:英特尔公司