专利名称：一种数据高速传输方法
技术领域：
本发明涉及通信领域一种数据高速传输方法。
背景技术：
在通信领域，高速处理器、多媒体等技术的发展，通信要求的不断提高，对信 号的带宽要求越来越大，对数据的实时性要求也越来越高，因而对数据传输速率的要求 也逐步提高。同时随着处理器向多核结构发展，多核处理器外部的高速传输通信也成为 处理器进一步发展需要解决的问题。 目前的很多研究都着重于多处理器之间的接口研究，如采用PCI前端总线、 LVDS接口标准、VME总线等等。这些方法在提高通信速度方面提高了通信速度，但均 需要特别的硬件支持。而不采用特殊总线的现有技术一般为单通道传输，无法满足信号 带宽和信号通道数大幅度增加以及大数据量的传输问题，为提高数据通信率，本发明与 现有技术相比可实现多通道高速数据传输，且不限定各个通道的物理走线长度，同时不 需要特殊的硬件支持，并可以根据带宽动态调整和扩充。
发明内容
本发明的目的在于，提供一种数据高速传输方法，以提高数据传输速率。
本发明的技术方案是这样实现的
—种数据高速传输方法，实现步骤为 (l)在发送端对高速数据进行拆分、编码、并串转换后传输给多路串行通道；
(2)在接收端对多路串行通道的数据进行串并转换、解码、缓冲/同步以及数据 合并，然后还原发送的高速数据。 步骤(l)中的拆分处理流程进行等速拆分，且发送高速数据的长度需为串行通道 的整数倍。编码处理流程为8B/10B编码。 步骤(2)中解码处理流程为8B/10B解码。缓冲/同步处理流程采用和串行通道 数相同的双时钟FIFO作为缓冲/同步设备；双时钟FIFO写入端的数据来自各个串行通 道的解码数据，写入端的时钟为串并转换从串行通道恢复出来的时钟WR—Clk，其频率相 同；双时钟FIFO的读出端采用相同的读时钟RD—Clk，其频率与写入时钟频率一致；读 使能RD—Ena信号是所有双时钟FIFO空状态的或非门输出，，当所有FIFO均为非空时， 读使能有效，从双时钟FIFO读取数据，当FIFO为空时，读使能无效，停止FIFO读取操 作，这样读取的数据就为发送端的数据；FIFO深度需大于各通道传输信息延迟差，以保 证数据传输的同步并且两次数据发送间隔需大于各通道传输信息延迟差。从各个双时钟 读取的数据经过合并就可以还原出发送的数据。
图1是发送端数据处理流程 图2是接收端数据处理流程图； 图3是图2接收端数据处理流程中数据缓冲同步过程图。
具体实施例方式
本发明的一个优选实施例结合
如下 本实施例实现了数据发送端和接收端之间的多通道数据高速传输。
图l是发送端数据处理流程图。由图1可见，发送端需要对高速数据进行一系
列处理，依次为拆分、编码、并串转换，然后把处理后的数据传输给多路串行通道。其
中拆分处理流程进行的是等速拆分，把数据分成若干个传输速率相同的传输通道，并且
发送的高速数据的长度需为传输通道的整数倍。编码流程进行的是8B/10B编码，实现差
分信号时钟提取及数据传输纠错。 图2是接收端数据处理流程图。由图2可见，在接收端对多路串行通道的数据 进行一系列处理，依次为串并转换、解码、缓冲/同步以及数据合并，然后还原发送的高 速数据。其中解码处理流程为8B/10B解码。 图3是图2接收端数据处理流程中数据缓冲同步过程图。缓冲/同步处理流程 采用和串行通道数相同的双时钟FIFO作为缓冲/同步设备；双时钟FIFO写入端的数据来 自各个串行通道的解码数据，写入端的时钟为串并转换从串行通道恢复出来的时钟WR— Clkl、 WR_Clk2……WR_ClkN，各个写时钟的频率一致。双时钟FIFO的读出端采用相同 的读时钟RD—Clk，其频率与写入时钟频率一致。判断各个FIFO是否为空的信号Empl、 Emp2、……、EmpN可以从FIFO直接获得，如图3所示，这些信号通过或非门后获得读 使能RD—Ena信号。当所有FIFO均为非空时，读使能有效，从双时钟FIFO读取数据； 当任何一个FIFO为空时，读使能无效，停止FIFO读取操作。在实际传输中存在多路串 行传输通道传输距离有差别的情况，上述方法即使此情况下也能实现传输的同步，但是 FIFO深度需大于各通道传输信息延迟差，同时两次数据发送间隔也需大于各通道传输信 息延迟差。经过上述过程处理的数据经过数据合并即可在接收端还原出发送端的数据。
以上所述为本发明的较佳实施方式，并不用于限制本实施例，凡在本发明精神 和原则之内所做的任何修改、等同替换和改进等，均含于本发明的保护范围之内。
权利要求
一种数据高速传输方法，其特征在于实现步骤为1)在发送端对高速数据进行拆分、编码、并串转换后传输给多路串行通道；2)在接收端对多路串行通道的数据进行串并转换、解码、缓冲/同步以及数据合并，然后还原发送的高速数据。
2. 根据权利要求1所述的数据高速传输方法，其特征在于所述步骤(1)中的拆分处理流程进行等速拆分，且发送高速数据的长度需为串行通道的整数倍。
3. 根据权利要求1所述的数据高速传输方法，其特征在于所述步骤(1)中进行的编码处理流程为8B/10B编码。
4. 根据权利要求1所述的数据高速传输方法，其特征在于所述步骤(2)中解码处理流程为8B/10B解码。
5. 根据权利要求1所述的数据高速传输方法，其特征在于所述步骤(2)中缓冲/同步处理流程采用和串行通道数相同的双时钟FIFO作为缓冲/同步设备；双时钟FIFO写入端的数据来自各个串行通道的解码数据，写入端的时钟为串并转换从串行通道恢复出来的时钟WR—Clk，其频率相同；双时钟FIFO的读出端采用相同的读时钟RD—Clk，其频率与写入时钟频率一致；读使能RD—Ena信号是所有双时钟FIFO空状态的或非门输出，当所有FIFO均为非空时，读使能有效，从双时钟FIFO读取数据，当FIFO为空时，读使能无效，停止FIFO读取操作，这样读取的数据就为发送端的数据；FIFO深度需大于各通道传输信息延迟差，以保证数据传输的同步。
6. 根据权利要求5所述的缓冲/同步处理流程，其特征在于两次数据发送间隔需大于各通道传输信息延迟差。
全文摘要
本发明提供一种数据高速传输方法，该方法通过在发送端把高速数据进行拆分、编码、并串转换传输给多路串行通道；在接收端对多路串行通道的数据进行串并转换、解码、缓冲/同步以及数据合并后还原成发送的高速数据；通过并串和串并转换提高了数据的传输速率。在数据缓冲/同步时采用双时钟FIFO，解决了多路串行通道可能存在的线路长度不一致问题，使数据实现同步传输。本发明对提高数据传输速率以及解决多处理器信息传输的高速传输和同步问题有重要的意义。
文档编号G06F13/38GK101692218SQ20091019655
公开日2010年4月7日 申请日期2009年9月27日 优先权日2009年9月27日
发明者孙文忠, 张俊杰, 张剑, 袁文燕, 陈健 申请人:上海大学