一种嵌入式自适应模糊微处理器的组成与结构的制作方法

专利名称：一种嵌入式自适应模糊微处理器的组成与结构的制作方法
一种嵌入式自适应模糊微处理器的组成与结构
技术领域：
本发明涉及一种嵌入式自适应模糊微处理器的组成与结构，及其所需的自适应算 术逻辑运算器及一些基本模糊逻辑电路，更特别的是涉及适应任意进制加、减运算的方法。
背景技术：
现在一般的微处理器，采用的都是二值逻辑，而外部输入的却多为非二值码信号， 如十进制数据信号和模拟信号等。非二值码信号需要转换为二值码信号后才能送入微处理 器进行处理，经微处理器处理后的二值码信号又要转换为符合外部需要的信号输出。这样， 信号反复转换需要时间，不仅降低了微处理器的工作效率，且有些应用问题使用二值逻辑 是不容易解决的。如人类在现实世界中的思维活动更多的是要在不确定性模糊信息的环境 中做出合理的判断，二值逻辑难以描述和处理现实世界中许多模糊性的对象。为了使微处 理器能更好地模仿人类的思维规律进行工作，更客易实现人工智能、模式识别、语音识别和 过程控制等功能，就需要有新的、简单的方法去面对挑战。就必须对微处理器理论和结构进 行根本改进，应用模糊逻辑技术则是一种较好的选择。模糊逻辑已在许多领域中获得了应用，但模糊硬件的研制却远远滞后于模糊逻辑 的应用。模糊硬件的研制是模糊逻辑研究领域中的一个重要分支。研制模糊电路及模糊功 能部件以满足应用的需要。模糊逻辑是运用无穷连续值的集合，这种无穷连续值的集合，也 称为连续逻辑。所以，模糊逻辑电路和连续逻辑电路属于同一类逻辑电路，它们无本质区 别。这样可借助研究连续逻辑电路的方法来研究模糊逻辑电路。模糊逻辑电路是介于模拟 电路和数字电路之间的另一类功能电路，它具有处理模拟信号和数字信号的双重特性。利用模糊逻辑电路这一双重特性，采用模糊逻辑电路和其功能部件构成模糊逻辑 系统。使之具有既可以直接处理任意进制数字信号，又可以直接处理任意模拟信号。从而可 以有效的发挥模糊逻辑的特性，以满足人工智能、模式识别、语音识别和过程控制的需要。 使人工智能、模式识别、语音识别和过程控制的实现变得更容易、更简便，其性能更理想、更 可靠。

发明内容本发明主要目的是为了提供一种嵌入式自适应模糊微处理器的组成与结构。本发 明的一个更深远的目的是所提供的适应任意进制加、减运算的方法，不仅可作为电子自适 应全加器、全减器设计和多值全加器、全减器设计的依据，还可作为非电子全加器、全减器 设计的依据，且可大大提高设计工作效率。本发明的嵌入式自适应模糊微处理器不仅可直 接对任意R进制数进行运算和对任意值逻辑进行运算，而还可直接对任意连续模拟信号进 行运算。本发明提供自适应全加器的一种通用运算方法和自适应全减器的一种通用运算 方法。在自适应全加器的实施方法中，采用传递进位控制信号Ura代替传递进位Ci的方法。 这种方法相对于直接传递进位Ci来说，这种方法既便于实施。在全减器实施例中对有关借位；也是采用传递借位控制信号来代替Cjit5本发明的嵌入式自适应模糊微处理器中，采用专用数据交换寄存器与D/A相结 合，为自适应算术逻辑运算器(ALU)提供符合实际要求的进位C输入电位。另外，对ALU的 输出结果采用比较器等硬件进行判断。本发明还提供了用来组成嵌入式自适应模糊微处理器所需的一系列由MOS管构 成的基本模糊逻辑单元电路，如模糊逻辑阈门电路、可变窗口模糊逻辑阈非门、模糊逻辑取 小门电路、模糊逻辑取大门电路、模糊逻辑加法电路、模糊逻辑减法电路、模糊逻辑非门电 路等基本电路。它们已具有功能完备系，可以满足用来构成任意功能模糊逻辑系统的需要， 为实施嵌入式自适应模糊微处理器提供了可靠的保障。本发明的其他益处和更深远的目的，对于该领域的专业技术人员来说是显而易见 的。

为了更好地理解本发明，提供本申请的嵌入式自适应模糊微处理器的有关功能部 件的逻辑结构图及其所需的各逻辑门电路原理图。在附图中图1示出根据本发明的一种嵌入式自适应模糊微处理器的结构框2示出根据本发明的一个自适应算术逻辑运算器的逻辑结构图。图3示出根据本发明的一个自适应全加器的逻辑结构图。图4示出根据本发明的一个自适应全减器的逻辑结构图。图5示出根据本发明的模糊逻辑阈门电路原理图。图6示出根据本发明的模糊逻辑可变窗口阈非门电路原理图。图7示出根据本发明的模糊逻辑取小门电路原理图之一。图8示出根据本发明的模糊逻辑取小门电路原理图之二。图9示出根据本发明的模糊逻辑取大门电路原理图之一。图10示出根据本发明的模糊逻辑取大门电路原理图之二。图11示出根据本发明的模糊逻辑加法电路原理图。图12示出根据本发明的模糊逻辑减法电路原理图。图13示出根据本发明的模糊逻辑非门电路原理图之一。图14示出根据本发明的模糊逻辑非门电路原理图之二。
具体实施方式本发明的嵌入式自适应模糊微处理器采用模糊逻辑电路和二值逻辑电路结合而 成。凡是任意R进制数据信号或模拟信号要经过的部件均采用模糊逻辑电路构成，若单独 只有二值信号要通过的部件则采用二值逻辑电路构成。在图1示出的嵌入式自适应模糊微 处理器中，除自适应算术逻辑运算器ALU、阈门、D/A1、D/A2和控制门① ③以外，其余各功 能部件均为二值逻辑部件。图2是本发明提供的自适应算术逻辑运算器结构图。它主要由自适应全加器和自 适应全减器及一些逻辑运算电路构成。当E端为高电平时，进行算术运算若I2I1Itl = HHH 时，进行加法运算，即F = A加B ；若I2I1Itl = HHL时，进行减法运算，即F = A减B。当E端为低电平时，进行逻辑运算若I2I1Itl = HHH时，进行取大运算，即F = A V B若I2I1I0 = HHL时，进行取大非运算，即F = (A V B)非若I2I1Itl = HLH时，进行取小运算，即F = A Λ B若I2I1I0 = HLL时，进行取小非运算，即F = (Α Λ B)非若I2I1I0 = LHH时，进行阈运算，即F = A Θ B若I2I1I0 = LHL时，进行阈非运算，即F = (Α Θ B)非若I2I1I0 = LLH时，进行A非运算，即F = A非若I2I1I0 = LLL时，进行B非运算，即F = B非图3是本发明提供的一个自适应全加器逻辑结构图。图中将输入端AiW电平与 输入的进位控制信号Ua在模糊逻辑阈门GO中进行比较，当Ai = Uci时，门GO输出为最高 电平，否则门GO输出为最低电平。门GO的输出送到二值与门Gl的一个输入端，门Gl的另 一个输入是Ua，只有当门Gl的两个输入均为高电平时，门Gl的输出才为高电平。门Gl的 输出分三路传送，一路送到二值逻辑或门G2作为进位控制信号Uai输出，另一路送到模糊逻 辑取小门G12。若当门Gl输出为最高电平时，就让加数Bi通过门G12送到模糊逻辑取大门 G15作为全加和数Si输出，此时门G2输出的进位控制信号Uco为高电平。同时门Gl输出的 高电平经二值逻辑非门Gll取反后将模糊逻辑取小门G13、门G14封锁。此时除Bi以外，其 他电路的运行的状态信息均不会被送到门G15的输入端，也就是说不会影响运算结果，而 且此时比较电路G6(采用模糊逻辑比较器电路)的输出为何种状态都不会影响到门G2输 出的最高电平。从而实现了全加器运算方法的①当(AJCV1)大于R-1，即(Ai+Cg)=基数 R时，全加和Si = Bi,产生进位Ci = 1。当输入的进位控制信号Ua为高电平时，模糊逻辑取小门G3输出1电平，相当于 CV1 = I ；当输入的进位控制信号化为低电平时，模糊逻辑取小门G3输出0电平，相当于Cp1 =0。门G3的输出送到模糊逻辑加法电路G5与加数Ai相加，即在门G5中完成(AfCV1)的 运算。门G5的输出的运算结果分别送到模糊逻辑比较电路G6、模糊逻辑加法电路G7和模 糊逻辑减法电路G9。加数Bi通过模糊逻辑非门G4取反后送到模糊逻辑比较电路G6和模 糊逻辑加法电路G8。(Ai+Cg)与Bi的反码在门G6中进行比较。当(Ai+Cg)小于或等于Bi的反码时，门G6输出最低电平，门G6输出分别连接到 二值逻辑或门G2、二值逻辑非门GlO和模糊逻辑取小门G14。门G6的输出经门GlO取反后 开启门G13。将在模糊逻辑加法电路G7中完成(Ai+Cj+Bi的运算结果作为全加通过 门G13再经门G15输出。此时门Gl输出也为最低电平，所以门G2输出的进位控制信号Uco 为低电平，表示无进位。从而实现了全加器运算方法的②当(Ai+Cg)小于或等于Bi的反码 时，全加和Si = (Ai+U+Bi，此时无进位Ci = O0当(VU大于Bi的反码时，门G6则输出高电平，开启门G14，同时通过门GlO反 相后关闭门G13，门Gl输出的低电平将门G12关闭。与此同时门G8完成对Bi的反码加1， 使之变为Bi的补码，在门G9中完成(AdCV1)-BittW运算，并将其结果作为全加和Si通过门 G14再经门G15输出。由于门G6输出为高电平，所以门G2输出的进位控制信号Uco也为高 电平，表示有进位。从而实现了全加器运算方法的③当(AfCV1)大于Bi的反码时，全加和 S= (AJC^1)-Btt，进位Ci = 1。上述操作实际是并行进行的。
图4是本发明提供的一个自适应全减器逻辑结构图。图中将输入端Ai电平与0电 平在模糊逻辑阈门G16中进行比较，当Ai = 0时，门G16输出为最高电平，否则门G16输出 为最低电平。门G16的输出送到二值与门G17的一个输入端，门G17的另一个输入是，只 当门G17的两个输入均为高电平时，门G17的输出才为高电平。门G17的输出分三路传送， 一路送到二值逻辑或门G18作为借位控制信号 输出，另一路送到模糊逻辑取小门G28。 若当门G17输出为最高电平时，就让经门G20传送的减数Bi的反码通过门G^送到模糊逻 辑取大门G31作为本位差数Di输出，此时门G18输出的借位控制信号 为高电平。同时门 G17输出的高电平经二值逻辑非门G27取反后将模糊逻辑取小门G29、门G30封锁。此时除 Bi的反码以外，其他电路的运行结果均不会送到门G31的输入端，也就是说不会影响运算结 果，而且此时比较电路G22(采用模糊逻辑比较器电路)的输出为何种状态都不会影响到门 G18输出的最高电平。从而实现了全减器运算方法的①当Ai = OjCj^1 = 1时，本位差数Di =Bi的反码，需向高位借位，Cji = 1，即借位控制信号Ujo为高电平。当输入的借位控制信号Uji为高电平时，模糊逻辑取小门G19输出1电平，相当于 Cji^1 = 1 ；当输入的进位控制信号 为低电平时，模糊逻辑取小门G19输出0电平，相当于 Cf1 = 0。门G19的输出送到模糊逻辑减法电路G21，在门G21中完成(Ai-CjiJ的运算。门 G21的输出的运算结果分别送到模糊逻辑比较电路G22、模糊逻辑减法电路G23和模糊逻辑 加法电路G25。(Ai-CjiJ的运算结果与Bi在门G22中进行比较。当(Ai-CjiJ大于或等于Bi时，门G22输出最高电平。门G22输出分别连接到二 值逻辑非门以6和模糊逻辑取小门G29。门G22的输出开启门G29。将在模糊逻辑减法电 路G23中完成(Ai-Cp1)-Bi的运算结果作为本位差数Di通过门以9再经门G31输出。此时 门G17输出和门G^输出均为最低电平，所以门G18输出的借位控制信号 为低电平，表 示无借位。从而实现了全减器运算方法的②当(Ai-Cp1)大于或等于Bi时，本位差数Di = (Ai-Cji^1)-Bi, Cji = 0，即借位输出控制信号Ujo为0电平。当(Ai-CjiJ小于Bi时，门G22则输出最低电平，关闭门G29，同时通过门G^反相 开启门G30，门G17输出的低电平将门G^关闭。减数Bi通过模糊逻辑非门电路门G20取 反后送到模糊逻辑加法电路G24，在门GM完成对Bi的反码加1，使之变为Bi的补码，在模 糊逻辑加法电路G25中完成(Ai-CjiJ+Bitt的运算，并将其结果作为本位差数Di通过门G30 再经门G31输出。由于门G^输出为高电平，所以门G18输出的借位控制信号Ujo也为高 电平，表示有借位。从而实现了全减器运算方法的③当(Ai-Cp1)小于Bi时，本位差数Di = (Ai-Ct1HBpCji = 1，即借位控输出制信号Uj。为高电平。上述操作是并行进行的。图5示出的模糊逻辑阈门电路，它由6个MOS管Ml管 M6管、一个三极管T和一 个二极管D构成。其中Ml管、M2管构成输入电路，M3管为其负载。三极管、Ml管 M3管 和二极管构成输出电路。二极管起到电阻的作用，反向电阻很大。阈门有1和％两个输入 端，VO为输出端。当两个输入端电平Va = Vb时，Ml管、M2管均截止，三极管T截止，M5管 导通，M6管截止，此时输出VO ^ VDD。当两个输入端电平Va Φ Vb时，Ml管、Μ2管两管中就 有一个导通，另一个截止，三极管和Μ4管新导通，Μ5管截止，Μ6管导通，此时输出VO 0电 位。从而实现了阈逻辑运算。图6示出的是模糊逻辑可变窗口阈非门电路。它由6个MOS管Ml管 Μ6管、一 个三极管T组成，Ml管、Μ2管和Μ5管组成输入电路，Μ3管、Μ4管、Μ6管和晶体管T组成有源负载。它有VA、VB、V。三个输入端，一个VO输出端。当其中两个输入端电平Va = Vb时，此 时输出VO ^ 0电位。当其中两个输入端电平Va Φ Vb时，此时输出VO ^ Vdd电位。从而实 现了可变窗口阈非逻辑运算，Vc为窗口宽度。图7示出的是五输入端模糊逻辑取小门。电路结构简单，输入端数不受限制，该图 电路可实现Vtl = Va Λ Vb Λ Vc Λ Vd Λ Ve的取小运算。图8示出的是三输入端取小门电路。 图中N沟道增强型负载管Μ4管、Μ5管和Μ6管是串联的，P沟道增强型驱动管Ml管、Μ2管 和Μ3管是并联的。\、Vb和Vc为输入端，V0为输出端。若当Va = Vb = Vc,且均从OV逐渐 连续升至电路最高电压，Ml管、Μ2管和Μ3管从饱和导通逐渐趋向截止，而Μ4管、Μ5管和 Μ6管则逐渐从截止趋向饱和导通，输出Vtl也跟随输入端从OV逐渐连续升至电路最高电压。 当某一端输入电压低于其他端输入电压时，输出Vtl则为输入端中的最低输入电压。实现了 V0 = Va Λ Vb Λ Vc的取小运算。图9示出的是模糊逻辑取大门电路之一，它有四输入端。图中N沟道增强型负载 管Ml管 Μ4管是并联的，P沟道增强型驱动管Μ5管 Μ8管是串联的。\、VB、Vc和Vd为 输入端，V0为输出端。若当Va = Vb = Vc = Vd,且输入信号电压均从OV逐渐连续升至电源 电压值，Ml管 M4管从截止逐渐趋向饱和导通，而M5管 M8管则从饱和导通逐渐趋向截 止，输出电压Vtl也跟随输入信号电压从OV逐渐连续升至电源电压值。当某一端输入信号电 压高于其他端输入信号电压时，输出Vtl则等于输入端中的最高输入信号电压。从而实现了 V0 = Va V Vb V Vc V Vd的取大运算。图10示的是取大门电路之二，它有两个输入端，可实 现 V0 = Va V V。图11示出的是加法电路。Ml管 M4管构成差分电路。M6管、M7管和电阻R1、 R2构成输入电路，要求M6管和M7管两管参数对称，Rl =R2，其阻值较小。Va和Vb为加法 电路输入端。M5管为输出管，Vtl为输出端。M8管、M9管和二极管D1、D2均起电阻的作用。 该加法电路可实现Vtl = VA+VB。图12示出的是减法电路。Ml管 M4管构成差分电路。M6管和M7管构成Va输 入电路，M8管、M9管构成Vb输入电路。M5管为输出管，V。为输出端。M6管 M9管和二极 管Dl、D2均起电阻的作用。该电路可实现Vtl = \_\。图13示出的是模糊逻辑非门电路之一。该电路采取“截曲取直”的方法。若电源 为VDD，当输入端信号电压\从OV连续线性变到Vdd时，从Ml管和M4管对管的输出信号电 压的变化则可分为两段，一段从Vdd连续变到Vdd/2是直线性变化段，且符合Va取反的关系， 另一段从Vdd/2开始则是曲线变化段，它不是从Vdd/2线性变到0V，而是从Vdd/2非线性变到 某一电压值，这段不符合\取反的关系；输入信号电压保持不变，若从M2管和M5管对管输 出信号电压的变化也可分为两段，一段从某一电压值变到VDD/2是曲线性变化段，这段不符 合\取反的关系，但从Vdd/2开始线性变到OV则是直线段，这段符合Va取反的关系。M3管 和M6管对管的作用就是把这两个对管的曲线性部分截去，将两者的直线性部分组合在一 起。从而实现Vtl = Va非运算。图14示出的是模糊逻辑非门电路之二。它是在图13所示的减法电路基础上实现 的，将减法电路的\输入端连接到电源VDD，将它的Vb输入端改为Va输入端，便成了非门电 路。可实现Vtl = Va非运算。本发明提供的实施例仅仅是示例性并不对本发明构成限制。正如权利要求书中提出的，所有替代方式都被包含在本发明的范畴内。
权利要求
1.一种嵌入式自适应模糊微处理器，其特征包括该嵌入式自适应模糊微处理器的组成。它由模糊逻辑功能部件和二值逻辑功能部件结 合而成。主要包括1位或多位并行进位自适应算术逻辑运算器(ALU)、控制器、程序计数器 (PC)、通用/专用寄存器组、定时/计数器、数模转换器(D/Al、D/A2或多个D/A)、控制门、 判别寄存器(RF1、RF2)、比较器、脉冲源/启停/分频电路、Cache (或EPR0M)和三组总线 (AB、DB、CB)等功能部件。专用数据交换寄存器将来自Cache (或EPR0M)的二进制数据分 别送到D/Al、D/A2进行转换。D/A1的输出经控制门①送到ALU的A输入端，ALU的A端的 另一路输入来自控制门②的输出，处理器外部A端的输入送到控制门②的输入端。处理器 外部的B端输入直接送到ALU的B输入端。D/A2的输出直接送到ALU的进位C输入端，为 ALU提供不同的进位C电平。ALU的输出一路经控制门③送到处理器的输出端。ALU输 出的另一路直接送到比较器的一个输入端，与判别寄存器RFl送来的数据在比较器中进行 比较。比较器的比较结果输出一路送到处理器的T^输出端，另一路则经判别寄存器RF2送 到通用寄存器中。该微处理器适应任意R进制加法运算的方法。包括①当(Ai+Cg)大于R-1，即(AJCV1) =基数R时，本位和数Si = Bi5Ci = 1 ；②当(VCiJ小于或等于Bi的反码时，本位和数Si =(AJCh)+Bi, Ci = 0 ；③当(Ai+U大于Bi的反码时，本位和数Si = (Ai+D-B补，Ci = 1。其中R为基数，Ai和Bi分别为被加数和加数、Ch为来自低位的进位、Si为本位和数、Ci 为产生向高位的进位。该微处理器适应任意R进制减法运算的方法。包括①当Ai = 0，Cji^1 = 1时，本位差 数Di = R-PUDi = Bi的反码，Cji = ι ；②当(Ai-Cji^1)大于或等于Bi时，本位差数Di = (Ai-CjH)-Bi, Cji = 0 ；③当(Ai-CjiJ 小于 Bi 时，本位差数 Di = (Ai-CjiJ+B补，Cji = 1 ；其 中R为基数,Ai和Bi分别为被减数和减数、Cp1为来自低位的借位、Di为本位差数、C^i为需 向高位的借位。该微处理器中的自适应算术逻辑运算器是模糊逻辑功能部件。主要由自适应全加器 Q1、自适应全减器Q2、模糊逻辑取大门、模糊逻辑取小门、模糊逻辑阈门、模糊逻辑阈非门、 模糊逻辑非门等模糊逻辑电路构成。
2.根据权利要求1所述的自适应算术逻辑运算器由自适应全加器Ql、自适应全减器 Q2、模糊逻辑取大门G32、门G52、门G53和门G56，模糊逻辑取小门G33和门G40 门G51， 模糊逻辑阈门G34，模糊逻辑阈非门G35，模糊逻辑非门G54，二值逻辑非门G36 门G39，二 值逻辑或门G55等电路构成。Uci为进位(借位)控制输入端，Ci^1为进位(借位)数值输 入端，Ai和Bi分别为两个任意R进制数值数据或两个任意值逻辑数据输入端，E端为使能 端，E端为高电平时，自适应算术逻辑运算器进行算术加减运算，E端为低电平时，则进行逻 辑运算。I2I1Itl组合状态决定自适应算术逻辑运算器的运算功能。Ura为进位(借位)控制 输出端，F0为运算结果输出端。根据Uco和F0可构成多位并行进位运算器。进位(借位)控制输入Uci端连接全加器Ql的Uci端和全减器Q2的Uji端，进位(借 位)数值输入C^1端连接全加器Ql的C^1端和全减器Q2的Cf1端。Ai和Bi端分别连接全 加器Ql的A、B端和全减器Q2的A、B端以及门G32 门G35等门的输入端，Ai还与门G50 的输入端相连,Bi还与门G51的输入端相连。Ql的Uco输出端连接到门G40的一个输入端， Ql的Si输出端连接到门G41的一个输入端。Q2的Uj0输出端连接到门G42的一个输入端，Q2的Di输出端连接到门G43的一个输入端。门G32的输出连接到门G44的一个输入端和 门G48的一个输入端。门G33的输出连接到门G45的一个输入端和门G49的一个输入端。 门G34的输出连接到门G46的一个输入端，门G35的输出连接到门G47的一个输入端。I2 端连接到门G36的输入以及门G40 门G45的输入和门G48、门G51的输入。I1端连接到 门G37的输入以及门G40 门G44的输入和门G46 门G48的输入。I。端连接到门G38的 输入以及门G40、门G41、门G44、门G45、门G46和门G50等取小门的输入。门G36的输出连 接到门G46、门G47、门G50、门G51等取小门的输入。门G37的输出连接到门G45、门G49、门 G50、门G51等取小门的输入。门G38的输出连接到门G42、门G43、门G47、门G48、门G49、门 G51等取小门的输入。E端连接到门G39 门G43各门电路的输入。门G39的输出连接到 门G44 门G51各取小门的输入。门G44 门G47的输出分别连接到门G52的各输入端， 门G48 门G 51的输出分别连接到门G53的各输入端。门G53的输出连到门GM的输入。 门G40的输出和门G42的输出分别连到门G55的两个输入端，门G55的输出为进位(借位) 控制输出端^。门G41、门G43、门G52和门GM各门的输出分别连接到门G56的各输入端， 门G56的输出为运算结果F0输出端。
3.根据权利要求1所述的适应任意R进制加法运算的方法。既可用电压型电路实现， 也可用电流型电路实现，还可用非电子技术实现。本实施例中的自适应全加器Ql对任意基 数R采用R个不同高低的电平来表示0，1，2，...，(R-I)等R个数字。用输出进位控制信号 Uco代替进位Ci,当产生向高位进位时用系统中的最高电平来表示Uai，没有产生进位时用系 统中的最低0电平来表示Uco。即Ci = 1时，Uco为高电平；Ci = 0时，Uetl为0电平。将Uco 送到高位的输入进位控制端Ua,即Uci = Umo用Uci控制输入的进位Ch为1还是为0，当 Uci为高电平时，Cp1 = 1，当Uci为低电平时，Ci^1 = 0。这样权利要求1所述的自适应全加 器的运算方法就变为①当表示&电平=Ua电平，且均为最高电平时，全加和数Si = Bi,并 产生向高位进位，此时^电平则为系统中的最高电平；②当(Ai+Cj小于或等于Bi的反码 时，全加和数Si = (Ai+Cj+Bi，无进位，此时Uctl电平为系统中的0电平；③当(Ai+U大 于&的反码时，全加和数Si = (VCiJ-Btt，产生向高位进位，此时电平为系统中的最 高电平。根据权利要求2和依据上述运算方法提供的一种自适应全加器。A” Bi为两个任意R 进制加数的输入端，Ua为进位控制信号输入端，C^1为进位数值输入端；Si为本位和数的输 出端，Uai为进位控制信号输出端；其中门GO为模糊逻辑阈门，门G3、门G12、门G13和门G14 均为模糊逻辑取小门，门G4为模糊逻辑非门，门G5、门G7和门G8均为模糊逻辑加法电路， 门G6为模糊逻辑比较电路，门G9为模糊逻辑减法电路，门G15则为模糊逻辑取大门，而门 Gl则为二值逻辑与门，门G2则为二值逻辑或门，门GlO和门Gll为二值逻辑非门。Ai端分别连接门GO的一个输入端和门G5的一个输入端,Bi端分别连接门G4、门G7的 一个输入端和门G12的一个输入端。Ua端分别连接门GO的另一个输入端和门Gl的一个 输入端与门G3的一个输入端。进位C^1端分别连接门G3的另一个输入端和门G8的一个 输入端，门GO的输出连接门Gl的另一个输入端，门Gl的输出分别连接门G2的一个输入端 和门Gll输入端与门G12的一个输入端。门G3的输出连接到门G5的一个输入端，门G5的 输出分别连接门G6和门G7与门G9的输入端。门G7输出连接门G13的一个输入端。门G4 的输出分别连接门G6的另一个输入端和门G8的一个输入端。门G8的输出连接门G9的另一个输入端，门G9的输出连接门G14的一个输入端。门G6输出分别连接门G2和门GlO和 门G14的输入端，门GlO的输出连接门G13的一个输入端。门Gll的输出分别连接门G13 和门G14的一个输入端。门G12、门G13和门G14的输出分别连接门G15的三个输入端，门 G15的输出为全加和Si, Si = Ai+Bi。门G2输出U⑶作为向高位进位的控制信号。
4.根据权利要求1所述的适应任意R进制减法运算的方法。既可用电压型电路实现， 也可用电流型电路实现，还可用非电子技术实现。本实施例中的自适应全减器Q2对任意基 数R个数值表示方法与上述全加器中表示数字的电平相同。处理借位Cji的方法也类似上 述全加器处理进位Ci的方法。用输出借位控制信号Ujo代替Cji，当需向高位借位时用系统 中的最高电平来表示化。，没有借位时用系统中的最低0电平表示Uj0。即Ci = 1时，Ujo为 最高电平；Ci = 0时，化。为0电平。将Ujo送到高位的借位输入控制端Uji,即Uji = Uj0o用 Uji控制输入的借位CjH为1还是为0，当Uji为高电平时，CjH = 1，当Uji为低电平时，Cf1 =0。这样权利要求1所述的自适应全减器的运算方法就可变为①当表电平=0电 平，Uji =最高电平时，本位差数Di = R-I-Bi,需向高位借位，此时电平则为系统中的最 高电平；②当(A^Cf1)大于或等于Bi时，本位差数Di = (Ai-CiJ-Bi,无借位，此时电平 为系统中的最低电平；③当(Ai-Cf1)小于Bi的时，本位差数Di = (Ai-Cf1HBtt，需向高位 借位，此时化。电平为系统中的最高电平。根据权利要求2和依据上述全减器通用运算方法提供的一种自适应全减器。其中ApBi 为任意R进制被减数和减数的输入端，U"为借位控制信号输入端，Cf1为借位数值输入端； Di为本位差数的输出端，Ujo为借位控制信号输出端；其中门G16为模糊逻辑阈门，门G19、 门G28、门G^和门G30均为模糊逻辑取小门，门G20为模糊逻辑非门，门G21、门G23均为 模糊逻辑减法电路，门G22为模糊逻辑比较电路，门GM和门G25为模糊逻辑加法电路，门 G31则为模糊逻辑取大门，而门G17则为二值逻辑与门，门G18则为二值逻辑或门，门G^和 门G27为二值逻辑非门。全减器的逻辑结构与上述全加器的逻辑结构基本类似，所使用的 逻辑电路也基本相同。Ai端分别连接门G16的一个输入端和门G21的一个输入端，Bi端分别连接门G20、门 G22的一个输入端和门G23的一个输入端。Cji端分别连接门G17的一个输入端与门G19的 一个输入端。借位CjH端分别连接门G19的另一个输入端和门GM的一个输入端。门G16 的另一个输入端接地，门G16的输出连接门G17的另一个输入端，门G17的输出分别连接门 G18的一个输入端和门G27输入端与门G^的一个输入端。门G19的输出连接到门G21的 一个输入端，门G21的输出分别连接门G22和门G23与门G25的输入端。门G23的输出连 接门G^的一个输入端。门G20的输出分别连接门GM的另一个输入端和门G^的一个输 入端。门GM的输出连接门G25的另一个输入端，门G25的输出连接门G30的一个输入端。 门G22输出分别连接门G26和门G29的输入端，门G26的输出连接门G18和门G30的一个 输入端。门G27的输出分别连接门G29和门G30的一个输入端。门G28、门G29和门G30的 输出分别连接门G31的三个输入端，门G31的输出为本位差数Di,门G18输出Ujo作为向高 位借位的控制信号。
5.根据权利要求1所述的模糊逻辑阈门。它有VA、Vb两个输入端，一个Vtl输出端。它 由6个MOS管Ml管 M6管和1个晶体三极管T和1个二极管D构成。其中Ml管、M2管、 M4管、M6管为NMOS管，M3管、M6管为PMOS管。Ml管栅极G和M2管的源极S连接在一起作为阈门的Va输入端，M2管的栅极G与Ml管的源极S相连接在一起作为阈门的Vb输入 端。Ml管漏极d、M2管漏极d与M3管的源极S和三极管的基极连接在一起。M3管的栅极 G和漏极d、三极管的发射极和M5管的漏极d都连接到电源正极。三极管的集电极与M4管 的栅极G、漏极和M5管的栅极G连接在一起。M4管的源极S与二极管负极和M6管的栅极 G连接在一起。二极管的正极和M6管源极S都连接地电位。M5管的源极S和M6管的漏极 d连接在一起作为Vtl输出端。若将模糊逻辑阈门中Ml管栅极G和M2管源极S之间的连接断开，Ml管栅极G单独作 为阈门的Va输入端，M2管的源极S单独作为阈门窗口电压的V。输入端，Vb输入端保持不 变，电路的其他部分也保持不变。这就成为可变窗口阈门。若保持三输入端可变窗口阈门的输入电路Ml管 M3管的连接不变，将其输出电路改 为有源负载。即M4管 M6管和晶体管T组成有源负载。Ml管、M2管的漏极d和M3管的 源极S以及M4管的栅极G和晶体管T的基极连接在一起。M4管漏极d与晶体管T的发射 极均接电源Vdd，M4管的源极S、M5管的漏极d及栅极G、M6管的栅极G连接在一起。M5管、 M6管的源极S均接地。M6管的漏极d和晶体管T的集电极连接在一起作为Vtl输出端。这 样便成了可变窗口阈非门。只要将三输入端可变窗口阈非门的\输入端与\输入端连接在一起作为\输入端， 电路其他部分保持不变，这样便成了 VA、Vb两输入端阈非门。
6.根据权利要求1所述的模糊逻辑取小门。本发明提供的其电路由7个MOS管Ml管 M7管构成，其中Ml管 M6管为PMOS管，M7管为NMOS管。Ml管 M5管为五个输入管,它 们的栅极G分别作为VA、VB、V。、VD和Ve输入端，它们的源极S与M6管的源极S均接地电位， 它们的漏极d与M6管栅极G、M7管栅极G连接在一起。M6管和M7管构成取小门的输出级， M7管的漏极d接电源Vdd，M7管的源极S和M6管的漏极d连接在一起作为Vtl输出端。该取 小门输入管数量不受限制，即输入端数不受限制。根据权利要求1所述的模糊逻辑取小门，本发明提供其电路之二。它由6个MOS管Ml 管 M6管构成，其中Ml管 M3管为PMOS管，M4管 M6管为NMOS管。Ml管的栅极G和 M4管的栅极G连接在一起作为Va输入端，M2管的栅极G和M5管的栅极G连接在一起作为 Vb输入端，M3管的栅极G和M6管的栅极G连接在一起作为V。输入端。Ml管、M2管和M3管 的源极S均接地电位。Ml管、M2管和M3管的漏极d与M6管的源极S连接在一起作为V。输 出端。M6管的漏极d与M5管的源极S相连接，M5管的漏极d与M4管的源极S相连接，M4 管的漏极d连接电源VDD。
7.根据权利要求1所述的模糊逻辑取大门。本发明提供其电路之一。它由8个MOS管 Ml管 M8管构成，其中Ml管 M4管为匪OS管，M5管 M8管为PMOS管。Ml管的栅极G 和M5管的栅极G连接在一起作为Va输入端，M2管的栅极G和M6管的栅极G连接在一起作 为Vb输入端，M3管的栅极G和M7管的栅极G连接在一起作为V。输入端。M4管的栅极G和 M8管的栅极G连接在一起作为Vd输入端。Ml管 M4管的漏极d均接电源VDD。Ml管 M4 管的源极S与M5管的漏极d连接在一起作为取大门的Vtl输出端。M5管的源极S与M6管 的漏极d连接，M6管的源极S与M7管的漏极d连接，M7管的源极S与M8管的漏极d连接， M8管的源极S接地电位。根据权利要求1所述的模糊逻辑取大门。本发明提供电路之二。 它由Ml管 M4管等4个MOS管构成，其中Ml管 M2管为PMOS管，M3管 M4管为NMOS管。M2管、M4管的栅极G和Ml管的源极S连接在一起作为Va输入端。Ml管、M3管的栅极 G和M2管的源极S连接在一起作为Vb输入端。Ml管、M2管的漏极d和M3管、M4管的源极 S连接在一起作为取大门的Vtl输出端。M3管、M4管的漏极d均接电源VDD。
8.根据权利要求3和权利要求4所述的模糊逻辑加法器。它由9个MOS管Ml管 M9 管、2个二极管D1、D2和2个电阻R1、R2构成。其中Ml管、M2管、M7管 M9管为NMOS管， M3管 M6管为PMOS管。由Ml管 M4管组成差分电路。Ml管的源极S和M2管的源极S 与二极管Dl的负极相连接，二极管Dl的正极接地。Ml管的漏极d和M3管的源极S以及 PMOS管M5的栅极g连接在一起。M3管、M4管的栅极g和M4管的源极S以及M2管的漏极 d连接在一起，M3管 M5管的漏极d均接电源VDD。M6管漏极d与衬底b相连作为Va输入 端，M7管的漏极d与衬底b相连作为Vb输入端。M6管的栅极G接电源VDD，M7管的栅极G 接地，M6管、M7管的源极S分别通过电阻Rl、R2与差分电路Ml管的栅极G相连接。差分 电路的M2管栅极G与M8管的栅极G、漏极d及衬底b和M9管的漏极d连接在一起。M9管 的栅极G与源极S和衬底b接地。M8管的源极S与M5管的源极S以及二极管D2的负极连 接在一起作为Vtl输出端，二极管D2的正极接地。
9.根据权利要求3和权利要求4所述的模糊逻辑减法器。它由9个MOS管Ml管 M9 管、2个二极管D1、D2构成。其中Ml管、M2管为NMOS管，M3管 M9为PMOS管。由Ml管 M4管组成差分电路。Ml管 M4管、M5管以及二极管D1、D2构连接方式与权利要求8所对 应的各管的连接方式一样。模糊逻辑减法器电路与模糊逻辑加法器电路两者不同的只是输 入电路部分。模糊逻辑减法器的M6管、M7管栅极G均接电源VDD，M6管的漏极d与衬底b 相连作为\输入端。M6管的源极S和M7管的漏极d及衬底b与Ml管的栅极G相连接，M7 管的源极S接地。M2管的栅极G与M8管的栅极G、漏极d及衬底b与M9管的漏极d连接 在一起。M9管的栅极G与源极S和衬底b连接在一起作为Vb输入端。M8管的源极S与M5 管的源极S以及二极管D2的负极连接在一起作为Vtl输出端。
10.根据权利要求1所述的模糊逻辑非门，本发明提供电路有两种结构。第一种非门由 Ml管 M6管等6个MOS管构成，其中Ml管 M4管为PMOS管，M5管、M6管为匪OS管。Ml 管、M3管、M5管和M6管的栅极G连接在一起作为非门Va输入端。Ml管、M2管的漏极d均 接电源正极。Ml管的源极S和M4管的漏极d以及M6管的源极S连接在一起。M4管的栅 极G和源极S以及M5管的源极S均接地电位。M2管的栅极G和源极S、M3管的漏极d以 及M5管的漏极d连接在一起。M3管的源极S和M6管的漏极d连接在一起作为非门Vtl输 出端。第二种非门是在权利要求9所述的减法电路的基础上，将该电路的原Va输入端去掉， 把M6管的漏极d与衬底b连接到电源VDD，将它的Vb输入端改为Va输入端，便成了非门电路。
全文摘要
本发明提供一种嵌入式自适应模糊微处理器的电路结构及运算方法。该微处理器由模糊逻辑功能部件和二值逻辑功能部件结合而成。它主要包括自适应算术逻辑运算器、通用/专用寄存器组、控制器、定时器/计数器、Cache(或EPROM)、程度计数器、数模转换器、判别寄存器、比较器、控制门及脉冲源/启停/分频电路等有关功能部件。该嵌入式自适应模糊微处理器既可直接对任意R进制数据进行加、减法算术运算，又可直接对任意R值数据进行逻辑运算，还可直接对任意模拟信号进行加减运算和逻辑运算。
文档编号G06N7/04GK102096579SQ20091022718
公开日2011年6月15日 申请日期2009年12月11日 优先权日2009年12月11日
发明者陈书开, 陈罡 申请人:陈书开, 陈罡