专利名称：射频识别标签及其制造方法
技术领域：
本发明涉及一种具有片上天线的射频识别标签，此外，本发明还涉及一种制造该射频识别标签的方法。
背景技术：
随着无线通讯和半导体技术的发展，射频识别(RFID)技术在越来越多的场合得到应用并逐渐取代了一些现有的传统的技术。由于RFID的种种优越性能，在越来越多的场合我们都可以看到它们的身影。射频识别系统主要由射频标签(如附图1所示)和射频读写器构成，但现在射频识别标签的成本仍然比较高，而传统的条形码成本低廉，这成为RFID 在某些领域(例如零售业)得以大规模应用的最大制约因素。而在标签的总成本里，天线的制作成本要占一半以上，因此可以这么说，制作低成本的天线将成为大规模推广RFID的战略重点之一。目前的标签天线主要都是片外天线，这种天线至少有以下三个不足之处1.不与 CMOS工艺兼容，这正是导致天线制作成本无法下降的最主要因素；2.面积较大，这将限制 RFID的应用场合(例如将标签嵌入动物体内以便及时探测其踪迹)；3.增大了系统的不确定性和不稳定性，由于芯片需要通过键合线和天线连接，然而在高频应用中，绑线常常会有较大的寄生电感，并且其寄生量随绑线的长度和角度产生较大的变化，这些在制作过程中很难精确控制，导致整个标签的可靠性变差。解决这些问题的最好办法之一就是使用片上天线，这能够极大的降低成本和缩小面积。然而，制作片上天线的最大难点在于如何在一个很小的硅片面积上制作高效率的天线，即天线集成的问题。尽管理论证实片上天线完全可行，但在实际的设计和制作过程中仍存在诸多问题，其中最主要的是天线的绕线损耗和硅片衬底上的损耗。目前，通过先进的工艺(如顶层厚铜金属工艺)已经能够显著地减小天线电感的绕线损耗，由此，硅片衬底上的能量损耗便成为阻碍天线集成的主要因素了。由于片上天线是制作在硅片上的，读写器发送的电磁波除一部分通过天线进入标签电路之外，还有相当大一部分能量进入了衬底，严重影响了射频前端标签的工作。而普通硅衬底的低电阻率、高介电常数和低热导率则是产生上述衬底效应的主要原因。因此，与片外天线相比，片上天线的效率通常较低。理想的衬底应具有高电阻率、低介电常数和高热导率的特点，而现有普通硅衬底的电阻率仅为几Ω. cm，相对介电常数为10左右，因此在普通的硅衬底上制作片上天线一般都难以得到满意效果，这也是导致其至今无法大规模应用的原因。目前，有报道提出了一些方案来解决天线效率低下这一棘手的难题，如日本的纳米器件与系统研发中心在衬底进行质子注入以提高衬底电阻(A.B.M.H.Rashid， S. Watanabe, Τ. Kikkawa, "High Transmission GainIntegrated Antenna on Extremely High Resistivity Si for ULSI WirelessInterconnect”， IEEE Electron Device Letters, Dec. 2002，vol. 23，no. 12，pp. 731-733.)；荷兰 Delft 大学在衬底上外延一层高阻多晶硅，在上面制作集成电感或天线(P.M.Mendes，S. Sinaga，A. Polyakov, "Wafer-Level Integration of On-Chip Antennas and RF Passives Using High-ResistivityPolysilicon Substrate Technology，，，2004 Electronic Components andTechnology Conference, 2004, pp. 1879-1884.)；也有实验室在普通硅衬底和天线之间淀积一层10 μ m厚的树脂以隔绝衬底的感应电流(Hiroshi Abe,Masakazu Sato,Kazuhisa Itoi,"Microwave Operation of On-Chip AntennaEmbedded in WL-CSPIVVAT 2005, Mar. 2005，pp. 147-150.)。这些方法都能在一定程度上减小衬底的损耗，提高片上电感或天线的效率，但上述方法存在与标准CMOS工艺不兼容，成本过高或工艺过于复杂等致命问题，无法应用于工业界的大规模制作。因此，必须找到一种与标准CMOS工艺相兼容且成本较低的方法来解决这一问题。
发明内容
本发明的一个目的是提供一种能够与标准CMOS工艺相兼容且成本较低的射频识别标签及其制造方法。根据本发明的第一方面，提供了一种射频识别标签，其中射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，其中，所述体硅层包括深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。在上述的射频识别标签中，深槽阵列衬底层被形成在所述所述片上天线的下方， 例如可以是正下方，也可以是包含正下方的较大区域。在上述的射频识别标签中，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和 /或反应离子刻蚀深槽阵列在上述的射频识别标签中，所述体硅层的厚度为1-40微米；优选地为5微米。在上述的射频识别标签中，所述深槽阵列中的深槽的间距介于I-IOum的范围内， 优选地深槽的间距为5um。在上述的射频识别标签中，所述深槽阵列中的深槽的截面的开孔直径介于I-IOum 的范围内，优选地开孔直径为5um。需要说明的是，深槽阵列中的深槽的截面可以是例如矩形、圆形、或者诸如椭圆之类的不规则圆形。因此，当深槽截面是规则圆形之外的其它形状时，术语“开孔直径”应该被广义地理解为深槽截面的不规则轮廓上任意两点间的最大距离。根据本发明的第二方面，提供了一种制备射频识别标签的方法，其中射频识别标签包括硅片，其特征在于，所述方法包括在硅片正面形成核心电路块以及片上天线；以及在硅片背面形成深槽阵列衬底层。优选地，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和/或反应离子刻蚀深槽阵列。在上述方法中，深槽阵列衬底层被形成在所述所述片上天线的下方。在上述方法中，在所述在硅片背面形成深槽阵列衬底层的步骤中，通过电感耦合等离子刻蚀形成所述深槽阵列衬底层，其中在电感耦合等离子刻蚀反应后形成两层，分别为硅片的剩余体硅层和深槽阵列衬底层。在上述方法中，在电感耦合等离子刻蚀工艺中，所述深槽阵列衬底层中的电感耦合等离子深槽未穿透所述硅片的表面。本发明所提供的射频识别标签所包含的深槽阵列衬底层，具有高电阻率(约为 IO6Ω. cm)和低介电常数(约为3 幻的特点，可显著降低标签衬底的能量损耗和耦合效应，能将天线有效集成在射频识别标签上，极大减小了射频标签芯片的面积，显著提高了射频识别标签的性能，且明显减小了射频识别标签的制作成本，将大力推动射频识别技术的应用。本发明所提供的射频识别标签的制备方法，由于采用的电感耦合等离子刻蚀易于控制刻蚀深度，因此便于控制深槽阵列衬底层与体硅层的距离，从而能够有效提高衬底的电阻率，彻底解决了由于衬底损耗而无法将天线集成的问题。而且由于在制备完片上天线和核心电路之后再进行电感耦合等离子刻蚀工艺，因此对之前制备的片上天线和核心电路工艺不会引起工艺污染，也不会造成其他可能的影响。在目前的标准CMOS工艺中，电感耦合等离子刻蚀工艺是非常普遍、常用的标准工艺，因此本专利的方法与现有CMOS工艺完全兼容，成本低廉，工艺简单，不影响后续电路器件制备，不会对其它设备产生污染，非常适合制备片上天线以及将射频天线集成在硅基射频标签的大规模工业生产，为实现RFID和其它无线通信系统的微型化打下了良好的基础。本申请涉及的深槽阵列衬底层从背面看的特点还在于，其并不是使得片上天线下方的硅片整个地进行电感耦合等离子刻蚀，因为这样的工艺会在硅片下方留下较大的垂直空洞，从而会对整个产品芯片的机械强度造成很大的影响。即，电感耦合等离子刻蚀工艺将硅片不完全转化为深槽阵列衬底层，而是留有一定距离既能够使电感耦合等离子刻蚀不会过刻蚀硅片表面，确保表面核心电路与片上天线不受电感耦合等离子刻蚀的影响，同时，还能保证所保留的硅层不会影响表面核心电路和片上天线的性能指标。本发明所形成的电感耦合等离子深槽衬底层的特点是由一系列的深槽阵列所构成的，这一系列的深槽阵列处于片上天线下方区域，不仅能够有效遏制衬底损耗(其效果完全可与将硅片背面整个进行电感耦合等离子刻蚀相比拟)，而且大大增强了硅片的机械强度，有效确保了这种深槽阵列衬底层的大规模商业化应用。并且，可以通过两个方面增加整个硅片的机械强度，首先，可采用的深槽阵列而不是大范围的空槽，这种结构可以非常明显地降低深槽的影响，提高衬底的机械强度；其次，可在深槽与表面天线下方留有一层剩余体硅层，这一剩余体硅层能够进一步增加机械强度，使得在其上制备电感或者其他电路不受到影响，并且可以防止过刻蚀对电路的伤害。并且，上述两个方面的优势可以使得上方核心电路的分布不会受到任何限制。
图1是RFID标签的总体结构示意图；图2是根据本发明实施例的片上天线、核心电路以及下方硅片刻蚀出的一系列有规则的深槽阵列衬底层剖面示意图；图3是根据本发明实施例的每个管芯的背视图，其背面示出了一系列有规则ICP 深槽阵列；图4是在一个晶圆上各个管芯的布局图；图5是根据本发明一个实施例的制造方法的流程图6是根据本发明另一实施例的制造方法的流程图；以及图7是根据本发明实施例的改型的片上天线、核心电路以及下方硅片刻蚀出的一系列有规则的深槽阵列衬底层剖面示意图。需要说明的是，附图用于说明本发明，而非限制本发明。
具体实施例方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。本发明提供的射频识别标签，其结构图如附图1和图2所示；如图所示，射频识别标签包含位于硅片正面的核心电路以及围绕该核心电路的片上天线，射频识别标签还包含位于硅片背面的体硅层；其中体硅层中布置有剩余体硅层、以及电感耦合等离子深槽阵列衬底层(以下简称为ICP深槽阵列衬底层)。其中，本说明书中的术语“硅片”广义地表示包含射频识别标签的所有部分的半导体区域。虽然图1示出了围绕该核心电路的片上天线，但是实际上，在本发明中，核心电路的分布不受图1所示的布置的限制，也不受下方阵列的限制，而是只要核心电路与片上天线相连即可。需要说明的是，术语“正面”和“背面”是一个相对概念，文中将布置有电路的硅片表面表示为“正面”，而将其相对侧表示为“背面”。在图2所示的包含ICP深槽阵列衬底层的射频识别标签中，可以通过CMOS工艺的除了顶层金属和次顶层金属之外的其他金属层制备射频识别标签的核心电路，并且片上天线可以通过标准CMOS工艺的顶层金属和次顶层金属工艺制备。此外，通过ICP刻蚀工艺的方法，在核心电路和片上天线的下方硅片刻蚀出一系列有规则的ICP深槽阵列衬底层，最终形成如附图二所示的包含ICP深槽阵列衬底层的射频识别标签。对于深槽阵列，其理想开孔为方形或圆形的小孔，最佳开孔大小为直径5um，深槽阵列的间距为l-15um，其最佳间距为5um(即，深槽的间距可以做得很小)。实际上，开孔大小为直径1-lOum，其最佳开孔大小为5um;深槽阵列的间距为 Ι-lOum，其最佳间距为5um。具体地说，当开孔大小为5um时，用干法刻蚀形成深槽阵列的时候具备最好的选择比，工艺易于实现，所形成的深槽阵列的机械强度也最适宜实际需求；其中当开孔大小为 Ium时，深槽阵列的机械强度最佳，但是由于对干法刻蚀形成深槽阵列的选择比提出了一定的要求，所以技术实施难度相对5um和IOum较高；当开孔大小为IOum时，对干法刻蚀形成深槽阵列的选择比的要求最低，技术实施难度较低，但是由于孔径相对较大，所以该深槽阵列的机械强度相对Ium和5um较弱。此外，当深槽阵列中各个深槽的间距为5um时，所形成的所形成的深槽阵列的机械强度最适宜实际需求，深槽阵列衬底层的衬底损耗抑制效果也最适宜实际需求；当深槽阵列的间距为Ium时，深槽阵列衬底层的衬底损耗抑制效果最佳，但是所形成的深槽阵列的机械强度相对5um和IOum较弱；当深槽阵列的间距为IOum时，所形成的深槽阵列的机械强度相对5um和IOum最强，但是深槽阵列衬底层的衬底损耗抑制效果相对较弱。图中，标号10表示出了 ICP深槽阵列衬底层中的ICP深槽阵列。实际上，如图2所示，形成了剩余体硅层位于ICP深槽阵列衬底层和核心电路(片上天线)之间的结构。具体地说，如果片上天线在核心电路的上方，那么剩余体硅层位于ICP深槽阵列衬底层和核心电路之间。本发明选用各种常见类型的硅片作为射频识别标签的基片。具体来说，可选用不同类型(P型或者η型)的硅片，甚至不同掺杂类型的硅片。在不同掺杂类型的硅片上都能够有效通过ICP刻蚀的方法对硅片背面进行选择性刻蚀。本发明所提供射频识别标签中的核心电路和片上天线均可按照现行标准的CMOS 工艺制备得到。其中，核心电路包括但不限于整流电路、电源管理模块、时钟产生电路、参考电流源电路、能量开启电路、调制与解调电路、存储模块、数字控制模块。片上天线所用材料通常为标准CMOS工艺的顶层金属，常用金属为铝或铜。将片上天线通过标准CMOS工艺步骤，如光刻、刻蚀方法，即可连接到核心电路上，并围绕核心电路进行缠绕，缠绕的圈数和边长视核心电路的应用频率而定，通常圈数为3 4圈、边长300 微米X 300微米。本发明所提供的射频识别标签可通过两种方法来制备一是先制备硅片上的核心电路和片上天线，再在硅片背面通过ICP刻蚀的方法形成ICP深槽阵列衬底层；二是先在硅片背面通过ICP刻蚀的方法形成ICP深槽阵列衬底层，再制备核心电路和片上天线。其中，ICP深槽阵列衬底层是通过频率源离化刻蚀气体形成的等离子体，对体硅衬底进行定向刻蚀形成的，在定向物理轰击的协助下，通过等离子体中的活性粒子，与体硅形成易挥发性物质，从而形成刻蚀。这种ICP刻蚀的等离子体密度和物理轰击能量可以相对独立调控，通过电源频率和工作周期的改变，还可以对等离子体组分进行调节。重要的是，ICP刻蚀具有低损伤、高刻蚀速率、高各向异性、选择比相对较高的特点，因此非常适合于实现所述的ICP 深槽阵列结构。该衬底层位于片上天线的背面硅片上，其面积通常与片上天线区域的面积相等(例如，边长300微米X300微米)，也可略大于片上天线的区域(例如，边长350微米X 350微米)。对于实际的硅片，一般其厚度在100 μ m-1000 ym(不同的硅片有不同的范围，这里给出的范围是目前工业界常用的硅片厚度)。在硅片背面形成的ICP深槽阵列衬底层具有一定的厚度，一般要求ICP深槽阵列衬底层与硅片表面的距离(也即剩余体硅层的厚度) 控制在1 μ m-40 μ m范围内，优选值为5 μ m。距离过小将导致进一步正面电路或器件制备的困难，距离过大则不能有效抑制衬底串扰，同时对形成近表面衬底的高阻状态也不能达到预期的效果。实际选用的优选距离值应根据硅片正面制备的电路或器件的类型而定，模拟仿真是一个简便而且有效的方法。但是一般来说，ICP深槽阵列衬底层与正表面的距离在5μπι时即能够满足绝大部分电路和器件的性能要求。将硅片不完全转化为ICP深槽阵列衬底层，而是留有一定距离既能够使ICP刻蚀不会过刻蚀硅片表面，确保表面核心电路与片上天线不受ICP刻蚀的影响，同时，还能保证所保留的硅层不会影响表面核心电路和片上天线的性能指标。对于不同电阻率的硅片，在某一特定条件下进行ICP刻蚀，其单位时间的刻蚀深度不同。但是对于给定电阻率的硅片，在某一特定条件下进行ICP刻蚀的刻蚀速率是恒定的，因此可以据此测算ICP背向刻蚀所需的时间，从而控制ICP深槽阵列的厚度达到所需要求。
下面结合具体实施例对本发明做进一步说明，但本发明并不限于以下实施例。现在参考图5来描述根据本发明一个实施例的制造方法的流程图。在步骤S11，在硅片正面制备射频识别标签的核心电路以及围绕该核心电路的片上天线。具体地说，可通过标准CMOS工艺的制备流程，选用ρ型硅片，其电阻率为8 Ω cm, 厚度为200微米，在该硅片正面制备射频识别标签的核心电路以及围绕该核心电路的片上天线，如附图1所示，其中，该核心电路包括但不限于与读写器建立信息交互的射频前端电路，包括整流电路、电源管理电路、时钟产生电路、参考电流源电路、能量开启电路和调制解调电路，以及辅助电路，包括存储模块和数字控制模块。在步骤S12，在带有核心电路和片上天线的硅片背面形成ICP深槽阵列衬底层。具体地说，对上述硅片进行ICP背向刻蚀，将片上天线下方的体硅通过ICP选择刻蚀的方法形成ICP深槽阵列衬底层，即可在带有核心电路和片上天线的硅片背面形成ICP深槽阵列衬底层，该衬底层的背视图如附图3所示，从而完成射频识别标签的制备。所得的ICP深槽阵列衬底层的厚度例如为195微米，剩余体硅层的厚度例如为5 微米。在一个晶圆上制备多个重复管芯的布局示意图如附图4所示。该射频识别标签的使用频率可达到900MHz，作用距离可达到1-250毫米，片上天线例如为3圈，外形尺寸边长例如为200微米X 200微米。但是，根据本发明的方法并不限于图5所示的顺序，例如，图6是根据本发明另一实施例的制造方法的流程图。如图6所示，在步骤S21，可先在硅片背面形成ICP深槽阵列衬底层。然后，在步骤 S22，再在硅片正面制备射频识别标签的核心电路以及围绕该核心电路的片上天线。本发明提供的射频识别标签具有非常乐观的应用前景和广泛的应用市场。目前传统的射频标签芯片(如第二代身份证、校园卡等各种射频卡)由于无法成功解决天线的集成问题，不仅占用了很大的芯片面积，而且还引入了诸如功耗等一系列问题。本发明提供的制备射频识别标签的方法，能够从根本上有效解决天线的衬底损耗问题，成功将天线集成在硅基衬底上之后，能够极大地减小射频标签芯片的面积，并且由于小体积集成天线所带来的功耗优化等一系列好处能明显而且有效地提高射频识别标签的性能。因此，推动这种射频识别标签的市场化应用具有非常重要的意义。图7是根据本发明实施例的改型的片上天线、核心电路以及下方硅片刻蚀出的一系列有规则的深槽阵列衬底层剖面示意图。其中，片上天线与核心电路相连。一般来说，背向刻蚀可采用湿法刻蚀和干法刻蚀两种方法，由于干法刻蚀的选择性比湿法刻蚀高，且可以进行各向异性刻蚀，因此在我们的背向选择性刻蚀中，倾向于选择干法刻蚀。干法刻蚀的种类包括ICP与RIE(反应离子刻蚀)等。在本实例中，我们选择 RIE刻蚀(而非ICP)来对硅片背面进行操作。在图7所示的包含RIE深槽阵列衬底层的射频识别标签中，片上天线可以通过标准CMOS工艺的顶层金属和次顶层金属工艺制备，并且通过CMOS工艺在硅片表面的其他部位制备射频识别标签的核心电路。此外，通过RIE刻蚀工艺的方法，在片上天线的下方硅片区域刻蚀出一系列有规则的RIE深槽阵列衬底层，最终形成如附图7所示的包含RIE深槽阵列衬底层的射频识别标签。也就是说，深槽阵列可以形成在天线的正下方，而不是核心电路区域的正下方。值得注意的是，在RIE深槽阵列衬底层与表面的片上天线之间仍然留有一定的剩余体硅层。本发明选用ρ型的硅片作为射频识别标签的基片。本发明所提供射频识别标签中的核心电路和片上天线均可按照现行标准的CMOS工艺制备得到。其中，核心电路包括但不限于整流电路、电源管理模块、时钟产生电路、参考电流源电路、能量开启电路、调制与解调电路、存储模块、数字控制模块。片上天线所用材料通常为标准CMOS工艺的顶层金属，常用金属为铝或铜。将片上天线通过标准CMOS工艺步骤，如光刻、刻蚀方法，即可连接到核心电路上，缠绕的圈数和边长视核心电路的应用频率而定，本实例圈数5圈、边长400微米X400微米。本发明所提供的射频识别标签可通过以下步骤来制备先制备硅片上的核心电路和片上天线，再在硅片背面通过RIE刻蚀的方法形成RIE深槽阵列衬底层。硅片直接放在 RIE刻蚀机的功率电极上，腔壁上赋有中性电极以增大有效面积，这样设置的作用是增大从等离子体到功率电极的电压差和离子撞击的能量。RIE刻蚀与湿法刻蚀相比，明显优点就是等离子可以容易地开始和结束，而且等离子对硅片上温度的微小变化不是那么敏感。RIE刻蚀有很高的各向异性，它方向性很强，墙壁基本是垂直的。因此非常适合于实现所述的RIE 深槽阵列结构。该衬底层位于片上天线下方的背面硅片上，其面积通常与片上天线区域的面积相等(例如，边长400微米X400微米)，也可略大于片上天线的区域(例如，边长450 微米X 450微米)。已经参照图7描述实施例的一个改型，本领域技术人员可以理解的，还可以对本发明作出进一步的改进，利用可以结合ICP深槽和RIE深槽来形成深槽阵列；还可以以不同于图3所示的矩阵的其它排列方式来布置深槽布局。对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。
权利要求
1.一种射频识别标签，其中射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，其特征在于，所述体硅层包括深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。
2.根据权利要求1所述的射频识别标签，其特征在于，深槽阵列衬底层被形成在所述片上天线的下方。
3.根据权利要求1或2所述的射频识别标签，其特征在于，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和/或反应离子刻蚀深槽阵列。
4.根据权利要求1或2所述的射频识别标签，其特征在于，所述体硅层的厚度为1-40 微米。
5.根据权利要求1或2所述的射频识别标签，其特征在于，所述深槽阵列中的深槽的间距介于I-IOum的范围内。
6.根据权利要求1或2所述的射频识别标签，其特征在于，所述深槽阵列中的深槽的截面的开孔直径介于I-IOum的范围内。
7.一种制备射频识别标签的方法，其中射频识别标签包括硅片，其特征在于，所述方法包括在硅片正面形成核心电路块以及片上天线；以及在硅片背面形成深槽阵列衬底层。
8.根据权利要求7所述的方法，其特征在于，深槽阵列衬底层被形成在所述所述片上天线的下方。
9.根据权利要求7或8所述的方法，其特征在于，所述深槽阵列衬底层具有电感耦合等离子深槽阵列和/或反应离子刻蚀深槽阵列。
10.根据权利要求7或8所述的方法，其特征在于，在所述在硅片背面形成深槽阵列衬底层的步骤中，通过电感耦合等离子刻蚀形成所述深槽阵列衬底层，其中在电感耦合等离子刻蚀反应后形成两层，分别为硅片的剩余体硅层和深槽阵列衬底层。
11.根据权利要求9所述的方法，其特征在于，在电感耦合等离子刻蚀工艺中，所述深槽阵列衬底层中的电感耦合等离子深槽阵列和/或反应离子刻蚀深槽阵列未穿透所述硅片的表面。
全文摘要
本发明提供了一种射频识别标签及其制造方法。根据本发明的一种射频识别标签包括布置在硅片的正面的核心电路块以及片上天线，其中所述硅片包括布置在所述硅片的背面的体硅层，所述体硅层包括深槽阵列衬底层、以及布置于深槽阵列衬底层上方的剩余体硅层。本发明提供的射频识别标签的衬底损耗显著降低，能将天线有效集成在标签上，极大减小了射频标签芯片的面积；并且其相应的制备方法与现有CMOS工艺完全兼容，成本低廉，工艺简单，非常适合射频识别标签的大规模工业生产。
文档编号G06K19/077GK102169552SQ201110032448
公开日2011年8月31日 申请日期2011年1月28日 优先权日2011年1月28日
发明者李琛, 王勇, 陈寿面 申请人:上海集成电路研发中心有限公司