专利名称：一种基于串行数据传输方式的链路接口电路的制作方法
技术领域：
本发明涉及一种基于串行数据传输方式的链路接口电路，用于两片DSP之间的高 速串行LVDS数据传输。
背景技术：
在多处理器组成的系统中，处理器之间进行数据传输的方式一般通过各类总线或 点对点传输方式实现。基于总线的数据传输架构由于多个处理器共享总线，需要在各个处 理器之间进行总线仲裁。总线仲裁不利于实时处理的应用场合，因为应用程序把总线申请 提交之后，须等候总线仲裁机制的授权之后才能占用总线进行数据传输，而这段等候的时 间对应用程序来说是难以预知的。与总线传输方式不同，点对点传输方式的传输发起时机完全由应用程序控制，因 此传输的时间对应用程序是完全可以预知的，这样应用程序就可以在数据交换和数据处理 之间的时间安排方面作出精确预算，符合实时处理的应用需求。点对点传输方式已经在实 时处理领域中有所应用，例如ADI公司的虎鲨系列处理器中就使用了点对点传输方式，但 是该公司的传输协议规定，必须在发送端和接收端对应设置相同的传输模式、传输长度参 数，需要发送端和接收端作相同的设置，这种设置是事先约定好的，不能实时更改。
发明内容
本发明的目的在于提供一种能够简化接收端参数配置、发送端能够实时更改传输 参数、使传输更为灵活的基于串行数据传输方式的链路接口电路。其技术方案是一种基于串行数据传输方式的链路接口电路，包括处理器内核 Link发送端的接口电路，处理器内核Link接收端的接口电路，以及链接在Link发送端与 Link接收端链路口之间的8位数据线和三根控制线；
所述处理器内核Link发送端的接口电路，具有
DMA传输控制寄存器，用于设置链路DMA传输需要的控制信号；
根据设置控制字可以按照系统主时钟的2、4、6、8不同分频周期产生的随路时钟发生
器；
根据设置控制字内容可以产生发送端片内存储器读地址，且同时也产生Link 口传输 协议中的传输请求信号的发送端DMA控制器；
2*8*32bit的发送乒乓缓冲器，用于DMA数据缓存；
8个并行的可以支持16bit或32bit位宽的并串转换电路，用于同时输出8个通道的串 行数据；
所述处理器内核Link接收端的接口电路，具有 DMA接收控制寄存器，用于配置链路DMA接收需要的控制信号； 根据控制字内容可以产生接收端片内存储器写地址，同时也产生Link 口传输协议中 的传输应答信号的接收端DMA控制器；2*8*32bit的接收乒乓缓冲器，用于DMA数据缓存；
8个并行的可以支持16bit或32bit位宽的串并转换电路，用于同时接收8个通道的串 行数据；
所述链路口采用发送端向接收端传送参数的传输协议，用于在两片数字信号处理器间 实现基于LVDS接口的链路传输。上述的链路口是独立的双向口，在发送的同时可以从对方接收数据。上述的链路口随路时钟的上升沿和下降沿都进行数据传输。上述的传输协议为
第一步骤，判断发送端DMA传输是否有效启动； 第二步骤，根据预设相应控制字值产生分频随路时钟TR_CLK ； 第三步骤，如果有效启动，根据接收端ACK信号，判断是否准备好建立链路传输，如条 件满足则产生码形“110011”的传输请求启动信号IRQ，开始建立一次链路传输； 第四步骤，发送端通过并串转换通道0将2个32bit控制字传递给接收端； 第五步骤，发送端DMA控制器连续产生片内存储器读地址，并进行地址总线仲裁； 第六步骤，若取得读总线控制权，就将此地址所读取的存储器中数据写入到发送乒乓 缓存中，并继续计算下一个地址，如果无效，则等待仲裁有效后再继续下一个地址地算；
第七步骤，乒乓缓存中的乒缓存写满后，开始进行并串转换，将数据串行发送出去至接 收端，同时切换内存与乒乓缓存的联系，将从片内存储器读取数据写入乓缓存中；
第八步骤，接收端接收串行数据并进行串并转换工作，将转换后的并行数据存入接收 乒缓存中；
第九步骤，接收端启动DMA控制器，连续产生片内存储器写地址并进行地址总线仲裁； 第十步骤，若取得写总线控制权，则将接收缓存中数据写入到相应的片内存储器中，并 继续计算下一个地址，如果无效，则等待仲裁有效后再继续下一个地址地算，直至将乒缓存 数据读空后切换到乓缓存继续等待进数；
第十一步，接收端DMA控制器同时判断是否继续响应发送端口的传输请求并送出ACK 应答信号；
第十二步，当发送端乓缓存已满且接收端响应的ACK信号有效(‘1’)，则继续上述步 骤，将发送端乓缓存内的数据经过并串——串并转换传输给接收端乓缓存，重复操作直至 地址计数长度达到程序员所设定的一次DMA传输长度，Link 口传输工作结束，给出发送结 束标志和接收结束标志。其技术效果是本发明采用点对点的数据传输方式，并在传输协议中采用由数据 的发送端发起传输，并且传输模式、传输长度参数由发送端传送给接收端，接收端接收到参 数之后即自动配置接收端的控制寄存器，这样就使接收端的应用程序在参数配置方面得到 了简化；同时，每次传输开始时，发送端将传输模式、传输长度信息传送给接收端，这样发送 端就能够为每次传输配置不同的模式和长度参数，达到实时更改传输模式和传输长度的效 果，使得数据传输更为灵活，从而有效的解决了实时处理应用场合的数据传输问题，为DSP 处理器的内部或外部的数据传输提供了一个快速、独立的通信机制，本接口电路也可以与 其他使用相同协议的I/O设备连接通信。
图1是本发明的结构框图。图2是处理器内核Link发送端的接口电路结构图。图3是发送端的并串转换电路结构图。图4是处理器内核Link接收端的接口电路结构图。图5是接收端的串并转换电路结构图。图6是TR_CLK信号，IRQ信号和ACK信号之间的时序波形图。
具体实施例方式如图1所示，基于串行数据传输方式的链路接口电路，包括处理器内核Link发送 端的接口电路，处理器内核Link接收端的接口电路，以及链接在Link发送端与Link接收 端链路口之间的8位数据线LINK_DATA[7:0]和三根控制线TR_CLK，IRQ，ACK。其中TR_ CLK, IRQ以及LINK_DATA[7:0]是由Link 口发送端输出给Link 口接收端，ACK信号则是由 Link 口接收端反馈给Link 口发送端。处理器内核Link发送端的接口电路(见图2)，具有DMA传输控制寄存器，随路 时钟发生器，DMA控制器，一组2*8*32bit的乒乓数据缓存和8个并串转换电路，输出位 8*lbit串行数据。每个DMA控制器需要根据程序员对相应DMA控制寄存器进行正确的配置 才能启动数据传输工作。数据传输长度决定在一次数据传输过程中需要传输的数据量。DMA数据缓存为一组乒乓结构的16*32bit数据寄存器，当一组数据寄存器进行数 据传输时，另一组数据寄存器接收从存储器读总线传送来的数据，当数据传输结束时，检查 另一组接收的数据寄存器是否接收完毕，当数据寄存器准备完毕的同时，检查Link 口接收 端是否准备好，一旦都准备完毕，则内部数据缓存发生乒乓交换，下一组数据传输就开始进 行。在步骤一中，DMA启动脉冲由指令确定，一旦指令发出DMA启动信号，则执行步骤 二，根据预设的相应控制字值产生分频随路时钟TR_CLK。同时执行步骤三，DMA发送端控制 器检查Link 口接收端是否准备好，Link 口接收端DMA在上电复位或上次DMA传输结束后保 持接收响应信号ACK为高电平，表示停止DMA接收工作。当正确配置Link 口接收端DMA控 制寄存器并置接收传输使能位有效后，接收响应信号ACK拉低，表示准备好进行DMA接收工 作，发端通过传输请求信号IRQ连续发送码形为“ 110011 ”的DMA发送请求信号，并且随后执 行步骤四，连续送出两个32bit控制字给接收端。此时IRQ维持低电平。接收端检测到此IRQ 码形信号后进行控制字接收准备，并将随后收到的2个32bit控制字按位分别赋值给接收 控制寄存器所对应的控制位，之后将ACK信号拉高表示可以接收正常数据。在步骤五中，发 送端在发送完控制字之后将IRQ信号拉高，同时将源起始地址送到读总线仲裁电路进行仲 裁，一旦取得总线控制权，执行步骤六，将此地址所访问的存储器中32bit数据(Ram_data) 写入到相应的发送乒缓存中，然后用起始地址加步进值计算出新地址值(raddr)，并重复上 述操作，直至将深度为8的发送乒缓存填满并给出缓存满标志(reg_fUll)，随后切换至发 送乓缓存，继续计算地址直至将发送乓缓存的8个寄存器填满。在步骤七中，在发送端乒缓 存写满并且交换波信号(Tr_reg_SWitch)指向乓缓存的同时，将IRQ信号拉低，发送乒缓存 中8个32bit数据(对应8个串行LVDS通道)开始进行并串转换与发送工作，接收端执行步骤八，开始接收串行数据并进行串并转换工作，且将转换后的32bit并行数据存入接收乒 缓存中。所有的并串——串并转换、发送与接收工作都严格按照IRQ信号的下降沿同步。当 一次并串转换工作结束时，给出一个传输结束标志，同时检测发送端缓存满标志和ACK信 号是否都为高电平，如是，则表示下一组8个32bit数据已准备好(乓缓存写满)且接收端 的缓存也准备好(乓缓存为空)，可继续接收数据，此时发送端的缓存交换波信号发生翻转， IRQ信号维持低电平，继续并串转换与数据发送工作。若此时发送端缓存满标志或ACK信号 有一个为低电平，则停止数据并串转换与发送工作，并将IRQ信号拉高，发送端缓存交换波 信号维持不变；直到发送端缓存满标志和ACK信号都为‘1’时，将IRQ信号再次拉低，同时 翻转发送端的缓存交换波信号。在发送端缓存交换波信号发生翻转时，会将发送端缓存满 标志清零(拉低)，同时继续读地址计数，而IRQ信号的下降沿则会启动下一个数据的并串转 换与发送工作。重复操作直至地址计数长度达到程序员所设定的DMA传输长度，Link 口发 送工作结束并给出发送结束标志。串行数据传输字宽为32bit，这些数据均按照串行数据方式进行传输，为了检验数 据在传输过程当中是否存在错误，每个数据都可以增加一位奇偶校验码，即在原来数据位 数的基础上增加一位奇偶校验位。如果接收端串并转换后数据奇偶校验的结果为‘ 1’，则表 明数据在传输过程中出现错误。并串转换电路(见图3)的工作方式为首先将数据缓存输出的32bit数据(或不 足32bit)按奇偶位分解成两个16bit数据(或不足16bit)，分解后的两个数据同时开始并 串转换工作，转换输出先低位后高位，在转换输出端利用串行时钟TR_CLK进行奇偶位数据 输出选择，TR_CLK为高电平时选择偶数段串行输出数据，为低时选择奇数段输出数据，这样 就等同于利用TR_CLK的上升沿和下降沿都进行数据并串转换与输出工作。如随路时钟为 250MHz，则串口传输速率即可达到500MHz。处理器内核Link接收端的接口电路(见图4)，具有DMA接收控制寄存器，接收端 DMA控制器，一组2*8*32bit的乒乓数据缓存和8个串并转换电路。接收DMA控制器需要程 序员对相应DMA控制寄存器进行正确的设置才能正确启动数据接收工作。Link接收端的数据接收过程为8路接收到的串行数据先进行串并转换成为8路 32bit并行数据，串并转换后的数据寄存到一个2*8*32bit的乒乓缓存内，然后串行接收端 口启动DMA控制器，并按照DMA计算的片内存储器地址顺序将缓存数据写入到相应的存储 器中，同时判断是否继续响应发送端口的传输请求并送出ACK应答信号。具体的时序关系 描述如下Link 口接收端DMA在程序员正确设置控制寄存器后保持接收响应信号ACK为低 电平，表示准备好DMA接收工作，此时如果发送端启动DMA传输，将接收到码形为“110011” 的DMA发送请求信号IRQ，接收端检测到此IRQ信号后进行控制字接收准备，并将随后收到 的2个32bit控制字赋值给接收端控制寄存器。发送端在发送完控制字之后将IRQ信号拉 高，当发送端乒缓存准备完毕(写满)开始正式传送数据的时候，会将IRQ信号拉低，发送端 的乒缓存中8个32bit数据(对应8个串行LVDS通道)开始进行并串转换与发送工作，接收 端此时进入步骤八，开始接收串行数据并进行串并转换工作，同时将转换后的32bit并行 数据存入接收端乒缓存中。所有的并串——串并转换、发送与接收工作都严格按照IRQ信号 的下降沿同步。当一次数据接收完成并存入接收端乒缓存后，接收端缓存交换波信号(Rx_ reg_switch)发生翻转指向接收端乓缓存，同时从已写满的乒缓存中读出数据，进行步骤九操作，此时接收端DMA控制器开始产生片内数据存储器写地址(waddr)，地址送到写总线仲 裁电路进行仲裁，一旦取得总线控制权，实施步骤十，将从缓存取出的32bi数据写入到此 地址所访问的片内存储器相应地址空间中，然后用起始地址加步进值计算出新地址值，并 重复上述操作，直至将深度为8的接收乒缓存读空并全部写入到片内存储器后，给出接收 缓存空标志(reg_empty)为高。在步骤十一中，一次串并转换接收工作结束时，给出一个接 收结束标志为‘1’，同时检测接收端缓存空标志是否为高电平，如是，则表示接收乓缓存准 备好，可继续接收数据，ACK信号维持高电平，接收端的缓存交换波信号发生一次翻转，开始 下一个数据的接收工作，同时将接收端缓存空标志清零。如果此时接收端缓存空标志信号 为低电平，表示另一组缓存数据尚未读空，不能继续接收数据，此时将ACK信号拉低，维持 接收端缓存交换波电平不变，发送端停止数据发送工作，直到接收端缓存空标志为高时，再 将ACK信号置高，接收端缓存交换波信号发生翻转，并启动下一组数据的串并转换与接收 工作。重复操作直至发送端请求信号^Q恒为高则停止数据接收工作，而后当DMA写地址 计数长度达到事先控制字所设定的DMA传输长度，Link 口接收工作完全结束，给出接收结 束标志。每一个Link接收端口由8个LVDS数据通道构成，这8个通道分别以串行方式输 入Ibit数据，8个通道在同一个时间节拍内同时接收Sbit数据。接收到串行数据之后要进 行串并转换的工作，每个通道有一个串并转换电路(见图5)，即将一串Ibit的串行数据转 变成一个32bit的并行数据存入缓存。数据传输方式为先低位后高位。串并转换速率由发 送端提供的随路时钟TR_CLK决定。接收到的串行数据在做串并转换工作时，需要根据发送 端事先发送的控制字中奇偶校验、数据字宽、是否有符号数等信息来确定相应的操作。其工 作方式为首先将输入的Ibit串行数据分别利用时钟TR_CLK的上升沿和下降沿在不同的 时刻打入(串并转换)两个16bit寄存器中，分别为所需得到数据的奇偶位。(上升沿采奇数 据做串并转换，下降沿采偶数据做串并转换。)根据传输数据字宽设定在接收完一次完整的 串行数据后，将奇偶位并行数据合并成一个完整的32bit并行数据，同时进行奇偶校验。之 后将数据存入乒乓缓存中。本实施例中的TR_CLK信号，IRQ信号和ACK信号之间的时序关系见图6。
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权利要求
1.一种基于串行数据传输方式的链路接口电路，包括处理器内核Link发送端的接口 电路，处理器内核Link接收端的接口电路，以及链接在Link发送端与Link接收端链路口 之间的8位数据线和三根控制线；其特征在于所述处理器内核Link发送端的接口电路，具有DMA传输控制寄存器，用于设置链路DMA传输需要的控制信号；根据设置控制字可以按照系统主时钟的2、4、6、8不同分频周期产生的随路时钟发生器；根据设置控制字内容可以产生发送端片内存储器读地址，且同时也产生Link 口传输 协议中的传输请求信号的发送端DMA控制器；2*8*32bit的发送乒乓缓冲器，用于DMA数据缓存；8个并行的可以支持16bit或32bit位宽的并串转换电路，用于同时输出8个通道的串 行数据；所述处理器内核Link接收端的接口电路，具有 DMA接收控制寄存器，用于配置链路DMA接收需要的控制信号； 根据控制字内容可以产生接收端片内存储器写地址，同时也产生Link 口传输协议中 的传输应答信号的接收端DMA控制器；2*8*32bit的接收乒乓缓冲器，用于DMA数据缓存；8个并行的可以支持16bit或32bit位宽的串并转换电路，用于同时接收8个通道的串 行数据；所述链路口采用发送端向接收端传送参数的传输协议，用于在两片数字信号处理器间 实现基于LVDS接口的链路传输。
2.根据权利要求1所述的一种基于串行数据传输方式的链路接口电路，其特征在于 所述链路口是独立的双向口，在发送的同时可以从对方接收数据。
3.根据权利要求1所述的一种基于串行数据传输方式的链路接口电路，其特征在于 所述链路口随路时钟的上升沿和下降沿都进行数据传输。
4.根据权利要求1所述的一种基于串行数据传输方式的链路接口电路，其特征在于 所述的传输协议为第一步骤，判断发送端DMA传输是否有效启动； 第二步骤，根据预设相应控制字值产生分频随路时钟TR_CLK ； 第三步骤，如果有效启动，根据接收端ACK信号，判断是否准备好建立链路传输，如条 件满足则产生码形“110011”的传输请求启动信号IRQ，开始建立一次链路传输； 第四步骤，发送端通过并串转换通道0将2个32bit控制字传递给接收端； 第五步骤，发送端DMA控制器连续产生片内存储器读地址，并进行地址总线仲裁； 第六步骤，若取得读总线控制权，就将此地址所读取的存储器中数据写入到发送乒乓 缓存中，并继续计算下一个地址，如果无效，则等待仲裁有效后再继续下一个地址地算；第七步骤，乒乓缓存中的乒缓存写满后，开始进行并串转换，将数据串行发送出去至接 收端，同时切换内存与乒乓缓存的联系，将从片内存储器读取数据写入乓缓存中；第八步骤，接收端接收串行数据并进行串并转换工作，将转换后的并行数据存入接收 乒缓存中；第九步骤，接收端启动DMA控制器，连续产生片内存储器写地址并进行地址总线仲裁； 第十步骤，若取得写总线控制权，则将接收缓存中数据写入到相应的片内存储器中，并 继续计算下一个地址，如果无效，则等待仲裁有效后再继续下一个地址地算，直至将乒缓存 数据读空后切换到乓缓存继续等待进数；第十一步，接收端DMA控制器同时判断是否继续响应发送端口的传输请求并送出ACK 应答信号；第十二步，当发送端乓缓存已满且接收端响应的ACK信号有效(‘ 1’)，则继续上述步 骤，将发送端乓缓存内的数据经过并串——串并转换传输给接收端乓缓存，重复操作直至 地址计数长度达到程序员所设定的一次DMA传输长度，Link 口传输工作结束，给出发送结 束标志和接收结束标志。
全文摘要
本发明公开了一种串行数据传输方式的链路接口电路，包括处理器内核Link发送端的接口电路，处理器内核Link接收端的接口电路，以及链接在Link发送端与Link接收端链路口之间的8位数据线和三根控制线；Link口随路时钟发生器，用于产生链路传输随路时钟；Link口DMA控制寄存器，用于设置链路DMA传输需要的控制信号；Link口DMA控制器，用于产生链路传输协议需要的时序及访问内部存储器的地址；Link口乒乓缓冲寄存器，用于存储链路传输过程需要经过并串转换发送的数据和经过串并转换接收的数据；并串转换电路，用于同时输出8个通道的串行数据；链路口采用发送端向接收端传送参数的传输协议，用于在两片DSP间实现接口的链路传输。
文档编号G06F13/38GK102147780SQ20111010664
公开日2011年8月10日 申请日期2011年4月27日 优先权日2011年4月27日
发明者汪灏, 洪一, 郭二辉 申请人:中国电子科技集团公司第三十八研究所