专利名称：一种扩容式数据采集板及其数据存储方法
技术领域：
本发明涉及数据采集和实时存储领域，具体的说，是一种能够扩容并进行高速数据存储的数据采集板及其数据存储方法。
背景技术：
数据采集板已经被广泛应用于环境数据采集等通用数据采集领域中，而随着数据采集板应用领域的不断扩展，例如在雷达、电子对抗、激光成像、卫星信号分析、数字射频存储等多个领域的应用，不仅要求其具有高速传输数据的功能，还需要其拥有大容量的实时存储器，以便于计算机在读取这些数据后进行处理、分析、显示和记录。目前，最常用的数据采集板是基于CPCI/CPCIe混合总线的数据采集板，它都是按照CompactPCI规范和CompactPCI Express规范设计的,而通常的储存方法有三种
(1)如图I所示，通过CPCI/CPCIe混合总线数据采集板上的CPCI/CPCIe总线把采集的数据传输到计算机板，计算机板在测控软件的控制下存储到大容量存储器中；
(2)如图2所示，通过CPCI/CPCIe混合总线数据采集板上的光纤接口或高速串行接口把采集的数据传输到计算机存储阵列中；
(3)如图3所示，在CPCI/CPCIe混合总线数据采集板上安装有大容量的存储器，采集的数据通过硬件控制直接存储到采集板上的大容量存储器中；
而使用上述储存方法却存在以下缺点
A :针对上述的储存方法(I)而言，存在不能连续存储高速数据问题；
B :针对上述的储存方法(2)而言，存在需要板载光纤接口或高速串行接口和外接存储阵列等问题，体积结构大；
C :针对上述的储存方法(3)而言，存在存储容量小的问题。因此，为克服上述缺陷，本发明应运而生。
发明内容
本发明的目的在于提供一种扩容式数据采集板，它同时具有计算机接口及数据存储接口，不仅能连续存储高速数据，体积小，存储数据高速且容量可根据实际需求进行扩充。本发明的另一目的在于提供一种采用扩容式数据采集板的数据存储方法，采集的数据通过硬件(存储控制器)控制直接存储到通过数据存储接口连接于数据采集板上的大容量存储器件中，确保数据传输的高速快捷。本发明通过下述技术方案实现一种扩容式数据采集板，主要由现场可编程门阵列器件，以及与现场可编程门阵列器件相连的模数转换器件组成，为了在实现高速数据传输的同时，根据实际情况对存储容量进行扩充，在所述的数据采集板上还同时设有分别与现场可编程门阵列器件相连的计算机接口及数据存储接口。进一步的，所述的计算机接口包括分别与现场可编程门阵列器件相连的Jl连接器及JP2连接器，所述的数据存储接口包括分别与现场可编程门阵列器件相连的JP3连接器及JP4连接器，存储控制器通过数据存储接口与现场可编程门阵列器件相连，在所述的存储控制器上还连接有存储器件，存储器件采用DDR。所述的Jl连接器通过定义在其管脚上的PCI控制总线接口与现场可编程门阵列器件相连；在Jl连接器上还定义有分时复用的PCI地址/数据总线。所述的JP2连接器通过定义在其管脚上的PCIE控制总线接口与现场可编程门阵列器件相连。 所述的计算机接口为CPCI/CPCIE混合总线接口。所述的数据采集板采用6U单槽宽板卡结构。使用本发明时，通过数据存储接口外接存储器件，数据采集板与存储器件都安装·于同一背板上。一种采用扩容式数据采集板的数据存储方法，包括以下步骤
Ca)模数转换器件对采集的数据进行模数转换；
(b)转换后的数据通过现场可编程门阵列器件进行分频；
(c )分频后的数据由存储控制器实现对存储器件的数据存储。所述的步骤(a)中模数转换器件以2"路(11为自然数)交错方式进行模数转换，每路以750MHz频率产生一个8bit数据，每路数据流量为750MHz X 8bit。所述的步骤(b)中将步骤(a)转换后的每路数据通过一片现场可编程门阵列器件进行四分频，产生4路187. 5MHz的8bit数据。所述的步骤(C)中4路187. 5MHz的8bit数据再通过存储控制器实现对4个存储器件的数据存储。本发明与现有技术相比，具有以下优点及有益效果
(I)本发明通过在数据采集板上同时设置计算机接口及数据存储接口，采集的数据通过硬件(存储控制器)控制直接存储到通过数据存储接口连接于数据采集板上的大容量存储器件中，存储器件可根据实际需求进行扩容，同时也确保了数据传输的高速快捷。( 2 )本发明通过硬件直接传输数据，而不存在板载光纤接口或高速串行接口和外接存储阵列等问题，故整个实现部件体积小，方便应用。(3)本发明通过巧妙的构思解决了现有技术中数据传输速率与储存容量不能两全的问题，可广泛应用于高速信号测量和测试。(4)本发明的存储方法通过多次分频，降低了各路的数据流量，可靠保证存储速率，同时降低了对高速器件的性能要求。(5)本发明在不更改设备硬件的情况下通过更换存储容量更大的存储介质，可以实现更大容量的数据存储，使该设备的应用价值更大。
图I为现有技术一数据采集板的结构示意框图。图2为现有技术二数据采集板的结构示意框图。图3为现有技术三数据采集板的结构示意框图。图4为本发明数据采集板的结构示意图。
图5为本发明接口电路的连接原理框图。图6为本发明Jl连接器的电路结构示意图。图7为本发明JP2连接器的电路结构示意图。图8为本发明JP3连接器的电路结构示意图。图9为本发明JP4连接器的电路结构示意图。图10为本发明存储方法的结构示意框图。
图11为本发明数据存储接口逻辑图。图12为本发明数据回读接口逻辑图。
具体实施例方式下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。实施例
如图f 3所示，现有技术中的数据采集板是通过模数转换器件(即ADC)、现场可编程门阵列器件器件(即FPGA)或数字信号处理器(即DSP)及其嵌入式软件等组合实现的，共分为背景技术中的三种情况，但每种都有缺陷。总的来说，工作原理如下信号通过中频输入通道传送至模数转换器件内进行数字采样，并输出数字至现场可编程门阵列器件器件内，同时通过与其高速连接的数字信号处理器进行处理，在此过程中，计算机闪存、计算机随机存储、同步动态随机存储等软件还可将数据随机存储。数字中频处理板具有高效、高速、性能良好等优势，但在其实际应用过程中，却存在储存容量小，数据传输速度低或体积大等缺陷，因此，为改进其数据存储功能，进一步加强中频数字处理板在无线电监测等领域的运用，如图4所示，本发明通过在数据采集板上同时设置计算机接口 CPCI/CPCIe混合总线接口(即CPCI/CPCIe混合总线接口)及数据存储接口，并通过数据存储接口根据需求同时外接多个存储器件，数据的传输通过数据采集板上的硬件直接传输，不仅保证了数据采集和存储速率高效、连续，更重要的是可根据实际需要进行扩容，可满足多个行业需求。本发明的数据采集板是一个尺寸6U、宽度单槽的CPCI/CPCIe混合总线板，SP160mm (长)X233mm (宽)X20. 32mm (高)，应用本发明的数据采集板时，把该数据采集板以“刀片”方式插入到CPCI/CPCIe混合总线机箱。本发明的数据采集板、计算机板和CPCI/CPCIe混合总线机箱以及测控软件组合为一套虚拟仪器。本发明中，如图4、图5所示，最重要的改进点即同时具备了 CPCI/CPCIe混合总线接口及数据存储接口，CPCI/CPCIe混合总线接口位于数据采集板的边沿，定义按照CompactCPI 和 CompactPCI Express 规范，米用符合 CompactCPI 和 CompactPCI Express规范、坚固的紧凑型高密度连接器，如图6、图7所示，即Jl连接器和JP2连接器的电路结构示意图，Jl连接器和JP2连接器共同实现与计算机通讯的计算机接口(CPCI/CPCIe混合总线接口)Jl连接器通过定义在其管脚上的PCI控制总线接口与现场可编程门阵列器件相连，在Jl连接器上还定义有分时复用的PCI地址/数据总线；JP2连接器通过定义在其管脚上的PCIE控制总线接口与现场可编程门阵列器件相连。数据存储接口位于数据采集板边沿，定义按照CompactCPI和CompactPCI Express规范的自定义连接器部分,在这些连接器内的各个管脚上定义了数据存储接口，图8、图9所示为JP3连接器和JP4连接器的电路结构示意图，JP3连接器和JP4连接器共同实现数据存储接口，存储控制器通过数据存储接口连接于现场可编程门阵列器件器件上，存储控制器外接存储器件，数据存储接口可实现数据的高速存储，接口电路结构如图5所示，其中，Jl连接器采用ERNI_064176芯片，JP2连接器与JP4连接器均采用ERNI_973028芯片，JP3连接器采用ERNI_214443连接器，整体连接结构示意框图如图4所示。数据存储接口的数量为一个以上，一般情况下，四个足够使用，每个数据存储接口可外接一个以上的存储器件，外接的存储器件安装于背板上，其内部结构包括一个FPGA芯片，FPGA芯片具有两个独立的DDR2控制器，每个DDR2控制器通过扩展CS线串接有两根支持4GB的内存条；若四个数据存储接口全部外接存储器件后，共外接8根内存条，每根4G，共计32G。当然，根据实际需要仍可继续外扩。本发明主要采用可编程门阵列器件(FPGA)和连接器实现，可编程门阵列器件(FPGA)内运行的固件实现高速存储接口的控制时序逻辑，固件可以按照存储容量需要配置，连接器实现接口信号的输入和输出连接。如图11、图12所示为本发明数据存储逻辑图和数据回读逻辑图，数据存储逻辑与回读逻辑采用计算机DDR2内存条的通用规范，即JEDEC协会制定的JESD79-2F规范。使用时，高速模数转换器件(ADC)负责采集前端的模拟信号，然后送给可编程门阵列器件，可编程门阵列器件把数据进行分流，降低速率后送到背 板，以便于给插到背板上的存储器件提供数据。背板用于各模块间的高速互联。如图10所示，本发明存储方法的实现原理如下采用DDR2存储模组(RDMM)作为存储介质，一个DDR2存储模组的数据流量为400MHzX64bit、存储容量为2GB。采用基于Xilinx FPGA的控制器实现DDR2存储模组的读/写/校验。根据前述的高速模数转换设计，高速ADC以4路交错方式进行模数转换，因此每路以750MHz频率产生一个8bit数据，为方便存储，IObit中取高Sbit用于所需的有效数据，低2bit丢弃，每路数据流量为750MHzX8bit。由于FPGA资源限制、I/O管脚频率与管脚规模等限制，每路数据先通过一片FPGA四分频，即产生8路187. 5MHz的8bit数据，然后再通过二片FPGA的DDR2存储控制器实现对8个DDR2存储模组的存储。因此，通过多次分频，降低了各路的数据流量，可靠保证存储速率，同时降低了对高速器件的性能要求。8个DDR2存储模组的总容量为32GB，可以根据项目要求继续扩充。另外，在不更改设备硬件的情况下通过更换4GB或8GB的存储模组，可以实现更大容量的数据存储，使采样长度扩充到20秒或30秒，使该设备的应用价值更大。以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质上对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。
权利要求
1.一种扩容式数据采集板，主要由现场可编程门阵列器件以及与现场可编程门阵列器件相连的模数转换器件组成，其特征在于，在所述的数据采集板上还同时设有分别与现场可编程门阵列器件相连的计算机接口及数据存储接口。
2.根据权利要求I所述的一种扩容式数据采集板，其特征在于，所述的计算机接口包括分别与现场可编程门阵列器件相连的Jl连接器及JP2连接器，所述的数据存储接口包括分别与现场可编程门阵列器件相连的JP3连接器及JP4连接器，存储控制器通过数据存储接口与现场可编程门阵列器件相连，在所述的存储控制器上还连接有存储器件。
3.根据权利要求2所述的一种扩容式数据采集板，其特征在于，所述的Jl连接器通过定义在其管脚上的PCI控制总线接口与现场可编程门阵列器件相连，在Jl连接器上还定义有分时复用的PCI地址/数据总线。
4.根据权利要求3所述的一种扩容式数据采集板，其特征在于，所述的JP2连接器通过定义在其管脚上的PCIE控制总线接口与现场可编程门阵列器件相连。
5.根据权利要求4所述的一种扩容式数据采集板，其特征在于，所述的计算机接口为CPCI/CPCIE混合总线接口。
6.根据权利要求Γ5任一项所述的一种扩容式数据采集板，其特征在于，所述的数据采集板采用6U单槽宽板卡结构。
7.一种采用扩容式数据采集板的数据存储方法，其特征在于，包括以下步骤 Ca)模数转换器件对采集的数据进行模数转换； (b)转换后的数据通过现场可编程门阵列器件进行分频； (c )分频后的数据由存储控制器实现对存储器件的数据存储。
8.根据权利要求7所述的一种采用扩容式数据采集板的数据存储方法，其特征在于，所述的步骤(a)中模数转换器件以2"路(11为自然数)交错方式进行模数转换，每路以750MHz频率产生一个8bit数据，每路数据流量为750MHz X 8bit。
9.根据权利要求8所述的一种采用扩容式数据采集板的数据存储方法，其特征在于，所述的步骤(b)中将步骤(a)转换后的每路数据通过一片现场可编程门阵列器件进行四分频，产生4路187. 5MHz的8bit数据。
10.根据权利要求9所述的一种采用扩容式数据采集板的数据存储方法，其特征在于，所述的步骤(c)中4路187. 5MHz的Sbit数据再通过存储控制器实现对4个存储器件的数据存储。
全文摘要
本发明公开了一种扩容式数据采集板及其数据存储方法，数据采集板主要由现场可编程门阵列器件及与现场可编程门阵列器件相连的模数转换器件组成，在所述的数据采集板上还同时设有分别与现场可编程门阵列器件相连的CPCI/CPCIe混合总线接口及数据存储接口；数据储存方法包括以下步骤(a)模数转换器件对采集的数据进行模数转换；(b)转换后的数据通过现场可编程门阵列器件进行分频；(c)分频后的数据由存储控制器实现对存储器件的数据存储。本发明同时具有CPCI/CPCIe混合总线接口及数据存储接口，不仅能连续存储高速数据，而且体积小，可根据实际需要扩容。
文档编号G06F13/38GK102890664SQ201210333829
公开日2013年1月23日 申请日期2012年9月11日 优先权日2012年9月11日
发明者万传彬, 杨光, 陆建国, 王林 申请人:成都国蓉科技有限公司