图像形成装置和信息处理装置的制作方法

本发明涉及一种图像形成装置和信息处理装置。

背景技术：
JP-A-2010-211351（专利文献1）公开了一种具有正常模式和节能模式的图像形成装置。在该图像形成装置中，包括节能模式返回因素检测模块的ASIC设置有非易失性存储器和DMAC。当模式改变为节能模式时，ASIC的参数DAMC将在节能模式中切断了对其的电力供应的功能模块的寄存器的参数和PCIe控制器的寄存器的参数发送并且写入至即使在节能模式中也能保持存储的内容的非易失性存储器。当节能模式返回因素检测模块检测到用于将模式从节能模式返回的因素时，参数DAMC将非易失性存储器的参数发送并且重写至功能模块和PCIe控制器的寄存器。

技术实现要素：
本发明的目的在于提供一种技术，所述技术能够执行在保持电力供应的状态下开始的启动处理和在切断电力供应的状态下开始的另一启动处理。根据本发明的第一方面，提供了一种图像形成装置，所述图像形成装置包括：图像形成单元，所述图像形成单元在记录材料上形成图像；和控制器，所述控制器控制所述图像形成单元，其中所述控制器包括：第一执行单元，所述第一执行单元执行用于控制所述图像形成单元的第一程序；第一主存储器，所述第一主存储器包括第一非易失性存储器，通过第一总线连接至所述第一执行单元，并且存储在所述第一执行单元启动时执行的第一启动程序，所述第一非易失性存储器是可读写的并且即使在没有电力供应时也能够保持所存储的信息；第一发送和接收控制器，所述第一发送和接收控制器连接至所述第一总线，控制第一执行单元与所述第一主存储器之间的数据的发送和接收，并且包括存储被设置为发送和接收数据的第一设置条件的易失性存储器；第二执行单元，所述第二执行单元通过连接总线连接至所述第一执行单元并且执行用于对待输出至所述图像形成单元的图像数据进行处理的第二程序；第二主存储器，所述第二主存储器包括第二非易失性存储器，通过第二总线连接至所述第二执行单元，并且存储在所述第一执行单元启动时执行的第二启动程序，所述第二非易失性存储器是可读写的并且即使在没有电力供应时也能够保持所存储的信息；以及第二发送和接收控制器，所述第二发送和接收控制器连接至所述第二总线，控制所述第二执行单元与所述第二主存储器之间的数据的发送和接收，并且包括存储为发送和接收数据设置的第二设置条件的第三非易失性存储器。根据本发明的第二方面，在根据第一方面的图像形成装置中，在保持对所述第一发送和接收控制器的电力供应的状态下开始的第一启动处理中，所述第一执行单元可以执行通过所述第一发送和接收控制器从所述第一主存储器读取的所述第一启动程序，并且在对所述第一发送和接收控制器的电力供应被切断的状态下开始的第二启动处理中，所述第一执行单元可以执行通过所述第二发送和接收控制器从所述第二主存储器读取的所述第二启动程序。根据本发明的第三方面，提供一种信息处理装置，所述信息处理装置包括：第一执行单元，所述第一执行单元执行第一程序；第一主存储器，所述第一主存储器包括第一非易失性存储器，通过第一总线连接至所述第一执行单元，并且存储在所述第一执行单元的启动时执行的第一启动程序，所述第一非易失性存储器是可读写的并且即使在没有电力供应时也能够保持所存储的信息；第一发送和接收控制器，所述第一发送和接收控制器连接至所述第一总线，控制第一执行单元与所述第一主存储器之间的数据的发送和接收，并且包括存储为发送和接收数据设置的第一设置条件的易失性存储器；第二执行单元，所述第二执行单元通过连接总线连接至所述第一执行单元并且执行第二程序；第二主存储器，所述第二主存储器包括第二非易失性存储器，通过第二总线连接至所述第二执行单元，并且存储在所述第一执行单元的启动时执行的第二启动程序，所述第二非易失性存储器是可读写的并且即使在没有电力供应时也能够保持所存储的信息；以及第二发送和接收控制器，所述第二发送和接收控制器连接至所述第二总线，控制所述第二执行单元与所述第二主存储器之间的数据的发送和接收，并且包括存储为发送和接收数据设置的第二设置条件的第三非易失性存储器。根据本发明的第四方面，在根据第三方面的信息处理装置中，在保持对所述第一发送和接收控制器的电力供应的状态下开始的第一启动处理中，所述第一执行单元可以执行通过所述第一发送和接收控制器从所述第一主存储器读取的所述第一启动程序，并且在对所述第一发送和接收控制器的所述电力供应被切断的状态下开始的第二启动处理中，所述第一执行单元可以执行通过所述第二发送和接收控制器从所述第二主存储器读取的所述第二启动程序。根据本发明的第五方面，在根据第三或第四方面的信息处理装置中，所述第一主存储器可以包括存储所述第一启动程序的第一启动程序存储区域和存储在所述第一执行单元执行所述第一程序时生成的数据的第一数据存储区域，并且所述第二主存储器可以包括存储所述第二启动程序的第二启动程序存储区域和存储在所述第二执行单元执行所述第二程序时生成的数据的第二数据存储区域。根据本发明的第六方面，在根据第五方面的信息处理装置中，所述第一主存储器可以进一步第一易失性存储器，所述第一易失性存储器是可读写的并且在没有电力供应时不能够保持所存储的信息，并且所述第一易失性存储器可以包括所述第一数据存储区域。根据本发明的第七方面，在根据第三至六方面中的任一方面的信息处理装置中，所述第一主存储器可以进一步包括存储所述第一程序的程序存储区域。根据本发明的第八方面，在根据第三至七方面中的任一方面的信息处理装置中，所述第一主存储器的所述第一非易失性存储器、所述第二主存储器的所述第二非易失性存储器、以及所述第二发送和接收控制器的所述第三非易失性存储器中的每一个可以是MRAM、FeRAM、PRAM以及ReRAM中的任一个。根据本发明的第一方面，与没有此结构的情况相比，能够执行在保持所述电力供应的状态下开始的启动处理和在所述电力供应被切断的状态下开始的另一启动处理。根据本发明的第二方面，与没有此结构的情况相比，即使在例如使用市售CPU时，也能够执行在所述电力供应被切断的状态下开始的另一启动处理。根据本发明的第三方面，与没有此结构的情况相比，能够执行在保持所述电力供应的状态下开始的启动处理和在所述电力供应被切断的状态下开始的另一启动处理。根据本发明的第四方面，与没有此结构的情况相比，即使在例如使用市售CPU时，也能够执行在所述电力供应被切断的状态下开始的另一启动处理。根据本发明的第五方面，与没有此结构的情况相比，不需要单独提供用于存储工作数据的存储器。根据本发明的第六方面，与没有此结构的情况相比，能够以较低的成本增加工作数据存储容量。根据本发明的第七方面，与没有此结构的情况相比，不需要单独提供用于存储程序的存储器。根据本发明的第八方面，与例如使用EEPROM或闪存存储器作为非易失性存储器的情况相比，能够高速地与非易失性存储器交换数据。附图说明基于以下附图详细描述本发明的示例性实施方式，其中：图1是示出根据示例性实施方式的图像形成系统的结构的示例的示图；图2是示出图像形成装置中设置的控制单元的内部结构的示例的框图；图3是示出控制单元中设置的CPU和ASIC的内部结构的示例的框图；图4A是示出CPU中设置的CPU-RAM控制器的内部结构的例的框图；图4B是示出ASIC中设置的ASIC-RAM控制器的内部结构的示例的框图；图5A是示出图像处理单元中设置的ASIC-MRAM模块的结构的示例的框图；图5B是示出所述ASIC-MRAM模块的存储器布置的示例的示图。图6是示出可由CPU访问的存储器映射的结构的示例的示图；图7是示出图像形成装置的启动处理的流程图；图8是示出ASIC-MRAM启动时的启动处理的过程的流程图；以及图9是示出CPU-MRAM启动时的启动处理的过程的流程图；具体实施方式下面将参照附图来详细描述本发明的示例性实施方式。图1是示出根据此示例性实施方式的图像形成系统的结构的示例的示图；图像形成系统包括：图像形成装置1，所述图像形成装置1作为具有扫描功能、打印功能、复印功能以及传真功能的所谓的多功能机来操作；网络2，所述网络2连接至图像形成装置1；终端装置3，所述终端装置3连接至网络2；传真装置4，所述传真装置4连接至网络2；以及服务器装置5，所述服务器装置5连接至网络2。网络2例如是因特网线路或电话线路。终端装置3经由网络2指示图像形成装置1执行例如图像形成处理，并且终端装置3例如是个人计算机（PC）。传真装置4经由网络2将传真发送至图像形成装置1和从图像形成装置1接收传真。服务器装置5经由网络2将数据（包括程序）发送至图像形成装置1和从图像形成装置1接收数据（包括程序）。另外，图像形成装置1包括：图像读取单元10，所述图像读取单元10读取记录在诸如纸张的记录介质上的图像；图像形成单元20，所述图像形成单元20在诸如纸张的记录介质上形成图像；用户界面（UI）30，所述用户界面（UI）30从用户接收与电源开启/关闭操作和使用扫描功能、打印功能、复印功能以及传真功能的操作相关的指示，并且向用户显示消息；发送和接收单元40，所述发送和接收单元40经由网络2将数据发送至终端装置3、传真装置4以及服务器装置5并且从终端装置3、传真装置4以及服务器装置5接收数据；以及控制单元50，所述控制单元50控制图像读取单元10、图像形成单元20、UI30以及发送和接收单元40的操作。在图像形成装置1中，扫描功能由图像读取单元10实施，打印功能由图像形成单元20实施，复印功能由图像读取单元10和图像形成单元20实施，并且传真功能由图像读取单元10、图像形成单元20以及发送和接收单元40实施。例如，可以分别地提供用于因特网线路和电话线路的发送和接收单元40。图2是示出图1中示出的图像形成装置1中设置的控制单元50的内部结构的示例的框图。根据此示例性实施方式的控制单元50包括：操作控制单元51，所述操作控制单元51控制图像形成装置1的各单元的操作；图像处理单元52，所述图像处理单元52执行与图像读取单元10和图像形成单元20相关的图像处理；以及PCI高速（PCIe）总线53，所述PCIe总线53连接操作控制单元51和图像处理单元52。其中，操作控制单元51包括执行各种操作以控制图像形成装置1的各单元的中央处理单元（CPU）511和经由CPU-RAM总线513连接至CPU511的CPU-MRAM模块（MRAM）61和CPU-DRAM模块（DRAM）62。在下列描述中，连接至CPU511的CPU-MRAM模块61和CPU-DRAM模块62称为主存储器512。操作控制单元51被构造为CPU511从作为第一主存储器的示例的主存储器512直接读取数据并且向作为第一主存储器的示例的主存储器512直接写入数据。CPU-MRAM模块61包括作为存储器设备的磁阻RAM（MRAM）并且用作即使在没有电力供应时也能够保持所存储的信息的第一非易失性存储器。CPU-DRAM模块62包括作为存储器设备的动态RAM（DRAM）并且用作在没有电力供应时不能够保持所存储的信息的第一易失性存储器。在此示例性实施方式中，CPU-MRAM模块61和CPU-DRAM模块62按照设置给CPU-RAM总线513的公共时钟频率（存储器时钟）读取和写入数据。因此，CPU-MRAM模块61可以具有与CPU-DRAM模块62相同的读取和写入功能。与诸如紫外线可擦除可编程ROM（UV-EPROM）、电可擦除可编程ROM（EEPROM）或闪存存储器的非易失性存储器相比，CPU-MRAM模块61能够高速读取和写入数据。根据此示例性实施方式的CPU-DRAM模块62例如是双倍数据数率2同步动态随机访问存储器(DDR2-SDRAM)。图像处理单元52包括：专用集成电路（ASIC）521，所述专用集成电路（ASIC）521执行各种计算以处理从图像读取单元10输入的图像数据和待输出至图像形成单元20的图像数据；和主存储器522，所述主存储器522经由ASIC-RAM总线523连接至ASIC521。设置在图像处理单元52中并且作为第二主存储器的示例的主存储器522包括具有与CPU-MRAM模块61相同的结构并且作为第二非易失性存储器的示例的ASIC-MRAM模块（MRAM）91。作为连接操作控制单元51和图像处理单元52的连接总线的示例的PCIe总线53基于PCI高速标准执行发送和接收，以在控制单元50中连接设置在操作控制单元51中的CPU511和设置在图像处理单元52中的ASIC521。在此示例中，ASIC521基于经由PCIe总线53从CPU511接收的指令来执行各种图像处理。图3是示出图2中示出的控制单元50中设置的CPU511和ASIC521的内部结构的示例的框图。首先，描述CPU511的内部结构。CPU511包括CPU核71和CPU-RAM控制器72，所述CPU核71是基于程序执行各种计算的第一执行单元的示例，所述CPU-RAM控制器72控制CPU核71与主存储器512（CPU-MRAM模块61和CPU-DRAM模块62）之间的数据的发送和接收。另外，CPU511包括CPU/PCIe接口75和CPU-I2C控制器76，所述CPU/PCIe接口75控制CPU核71与所述外部（例如，ASIC521）之间的数据的发送和接收，所述CPU-I2C控制器76控制CPU核71与主存储器512（CPU-MRAM模块61和CPU-DRAM模块62）之间的数据的发送和接收。CPU511还包括CPU内部总线77，所述CPU内部总线77在CPU511中连接CPU核71、CPU-RAM控制器72、CPU/PCIe接口75以及CPU-I2C控制器76。作为第一总线的示例的CPU-RAM总线513包括连接至CPU-RAM控制器72的存储器总线513a和连接至CPU-I2C控制器76的I2C总线513b。经由存储器总线513a的数据的传输速度高于经由I2C总线513b的数据的传输速度。接着，将描述ASIC521的内部结构。ASIC521包括：ASIC核81，所述ASIC核81是根据程序执行各种计算的第二执行单元的示例；ASIC-RAM控制器82，所述ASIC-RAM控制器82控制ASIC核81与主存储器522（ASIC-MRAM模块91）之间的数据的发送和接收；ASIC/PCIe接口85，所述ASIC/PCIe接口85控制ASIC核81与外部（例如，CPU511）之间的数据的发送和接收；以及ASIC-I2C控制器86，所述ASIC-I2C控制器86控制ASIC核81与主存储器522（ASIC-MRAM模块91）之间的数据的发送和接收。另外，ASIC521包括ASIC内部总线87，所述ASIC内部总线87在ASIC521中连接ASIC核81、ASIC-RAM控制器82、ASIC/PCIe接口85以及ASIC-I2C控制器86。作为第二总线的示例的ASIC-RAM总线523包括连接至ASIC-RAM控制器82的存储器总线523a和连接至ASIC-I2C控制器86的I2C总线523b。经由存储器总线523a的数据的传输速度高于经由I2C总线523b的数据的传输速度。图4A是示出设置在图3中示出的CPU511中的CPU-RAM控制器72的内部结构的框图，并且图4B是示出设置在图3中示出的ASIC521中的ASIC-RAM控制器82的内部结构的框图。如图4A中所示，作为第一发送和接收控制器的示例的CPU-RAM控制器72包括：内部总线接口721，所述内部总线接口721控制至CPU内部总线77的数据的发送和从CPU内部总线77的数据的接收；和存储器总线接口722，所述存储器总线接口722连接至内部总线接口721并且控制至存储器总线513a的数据的发送和从存储器总线513a的数据的接收。另外，CPU-RAM控制器72包括：训练电路723，所述训练电路723执行用于优化在CPU-RAM控制器72和主存储器512（见图2）经由存储器总线513a彼此连接时的数据的发送和接收条件的训练序列；和易失性设置寄存器724，所述易失性设置寄存器724存储基于训练电路723对训练序列的执行结果而获得的并且设置到存储器总线接口722的各种设置值（下文中，称为寄存器设置值：与第一设置条件相对应）。如图4B中所示，作为第二发送和接收控制器的示例的ASIC-RAM控制器82包括：内部总线接口821，所述内部总线接口821控制至ASIC内部总线87的数据的发送和从ASIC内部总线87的数据的接收；和存储器总线接口822，所述存储器总线接口822连接至内部总线接口821并且控制至存储器总线523a的数据的发送和从存储器总线523a的数据的接收。另外，ASIC-RAM控制器82包括：训练电路823，所述训练电路823执行用于优化ASIC-RAM控制器82和主存储器522（见图2）经由存储器总线523a彼此连接时的数据的发送和接收条件的训练序列；和非易失性设置寄存器824，所述非易失性设置寄存器824存储基于训练电路823对所述训练序列的执行结果而获得的并且被设置到存储器总线接口822的各种设置值（下文中，称为寄存器设置值：与第二设置条件相对应）。这样，在此示例性实施方式中，除了CPU-RAM控制器72包括易失性设置寄存器724并且ASIC-RAM控制器82包括非易失性设置寄存器824之外，CPU-RAM控制器72和ASIC-RAM控制器82具有大致相同的结构。设置在CPU-RAM控制器72中的易失性设置寄存器724是静态随机访问存储器（SRAM）并且用做在没有电力供应时不能够保持所存储的信息的易失性存储器。设置在ASIC-RAM控制器82中的非易失性设置寄存器824是与ASIC-MRAM模块91（见图3）相同的MRAM，并且用作即使在没有电力供应时也能够保持所存储信息的非易失性存储器。图5A是示出设置在图2中示出的图像处理单元52中的ASIC-MRAM模块91的结构的示例的框图，并且图5B是示出ASIC-MRAM模块91的存储器布置的示例的示图。首先，将参考图5A描述ASIC-MRAM模块91的内部结构。ASIC-MRAM模块91包括：MRAM通用存储单元911，所述MRAM通用存储单元911存储例如由ASIC521执行的程序或在执行程序时生成的工作数据以及由CPU511执行的程序；MRAMSPD存储单元912，所述MRAMSPD存储单元912存储包括ASIC-MRAM模块91的特征信息（例如，最大可用时钟频率或信号定时）的串行存在检测(SPD)；以及MRAM模式存储单元913，所述MRAM模式存储单元913存储ASIC-MRAM模块91的操作模式。另外，ASIC-MRAM模块91包括：MRAM内部控制器914，所述MRAM内部控制器914经由存储器总线523a与ASIC-RAM控制器82（见图3）执行数据通信，经由I2C总线523b与ASIC-I2C控制器86（见图3）执行数据通信，并且控制从MRAM通用存储单元911、MRAMSPD存储单元912以及MRAM模式存储单元913的数据读取和至MRAM通用存储单元911、MRAMSPD存储单元912以及MRAM模式存储单元913的数据写入。MRAM内部控制器914控制存储器总线523a与MRAM通用存储单元911之间的数据的发送和接收，并且控制I2C总线523b与MRAMSPD存储单元912之间和I2C总线523b与MRAM模式存储单元913之间的数据的发送和接收。在此示例中，MRAM通用存储单元911、MRAMSPD存储单元912以及MRAM模式存储单元913中的每一个都是MRAM。然而，本发明并不限于此。例如，考虑到存储器总线523a和I2C总线523b的传输速度之间的差异，MRAM通用存储单元911可以是MRAM，并且MRAMSPD存储单元912和MRAM模式存储单元913可以是EEPROM。设置在操作控制单元51中的CPU-MRAM模块61（见图3）具有与ASIC-MRAM模块91相同的结构。除了通用存储单元不是MRAM而是DRAM之外，设置在操作控制单元51中的CPU-DRAM模块62具有与ASIC-MRAM模块91相同的基本结构。接着，将参考图5B描述ASIC-MRAM模块91的存储器布置。在此示例性实施方式中，作为设置在图像处理单元52中的ASIC-MRAM模块91的整个区域（MRAM通用存储单元911）的存储区域A00包括：CPU使用区域A01，所述CPU使用区域A01由设置在操作控制单元51中的CPU511使用；和ASIC使用区域A02，所述ASIC使用区域A02（与第二数据存储区域相对应）由设置在图像处理单元52中的ASIC521使用。CPU使用区域A01可由CPU511直接访问，但是不可由ASIC521直接访问。ASIC使用区域A02可由ASIC521直接访问，但是不可由CPU511直接访问。图6是示出根据此示例性实施方式的可由CPU511访问的存储器映射的结构的示例的示图。设置在操作控制单元51中的CPU511基于存储器映射从主存储器512读取数据并且向主存储器512写入数据。在图6中示出的存储器映射中，整个存储区域A0包括基本上用作ROM的ROM区域A1和基本上用作RAM的RAM区域A2。在此示例性实施方式中，ROM区域A1布置为横跨ASIC-MRAM模块91和CPU-MRAM模块61，RAM区域A2布置为横跨CPU-MRAM模块61和CPU-DRAM模块62。其中，ROM区域A1包括：布置在ASIC-MRAM模块91的CPU使用区域A01中的第一ROM区域A11，和布置在CPU-MRAM模块61中的第二ROM区域A12。RAM区域A2包括：布置在CPU-MRAM模块61中的第一RAM区域A21和布置在CPU-DRAM模块62中的第二RAM区域A22。形成ROM区域A1的第一ROM区域A11包括第一重置向量存储区域A111。第一重置向量存储区域A111存储第一初始程序加载器（IPL），所述第一初始程序加载器(IPL)是当图像形成装置1启动时由操作控制单元51的CPU511（见图2）执行的程序。与第一ROM区域A11一起形成ROM区域A1的第二ROM区域A12包括第二重置向量存储区域A121和程序存储区域A122。其中，第二重置向量存储区域A121存储第二IPL，所述第二IPL是当图像形成装置1启动时由操作控制单元51的CPU511执行的程序。另外，作为程序存储区域的示例的程序存储区域A122存储在完成启动处理之后由CPU511执行的程序文件。在此示例性实施方式中，第一IPL（与第二启动程序相对应）存储在图像处理单元52的ASIC-MRAM模块91中设置的第一重置向量存储区域A111（与第二启动程序存储区域相对应）中，并且第二IPL（与第一启动程序相对应）存储在操作控制单元51的CPU-MRAM模块61中设置的第二重置向量存储区域A121（与第一启动程序存储区域相对应）中。在此示例性实施方式中，在CPU511重置以启动图像形成装置1之后，选择性地执行第一IPL和第二IPL中的任一个。在此示例中，形成RAM区域A2的第一RAM区域A21和第二RAM区域A22用作工作区域A200，所述工作区域A200是第一数据存储区域的示例并且临时存储当CPU511执行程序时产生的数据，或者存储用于当CPU511执行处理时输出至图像形成装置1的各部件的指示的数据。这样，在此示例性实施方式中，RAM区域A2（工作区域A200）由具有不同存储系统的两个存储器（CPU-MRAM模块61的一部分和整个CPU-DRAM模块62）形成。CPU511把设置在CPU-MRAM模块61中的第一RAM区域A21和设置在CPU-DRAM模块62中的第二RAM区域A22看作RAM区域A2。图7是示出启动例如图1中示出的图像形成装置1的处理的流程图。例如，当重置指示被输入至控制单元50（具体地，操作控制单元51的CPU511）时执行启动处理。重置指示包括涉及关闭电源的重置指示和不涉及关闭电源的重置指示。在前一种情况中，当接收到涉及关闭电源的重置指示（例如，硬件重置）时，由所谓的冷启动来执行启动处理。当接收到不涉及关闭电源的重置指示（例如，软件重置）时，由所谓的热启动来执行启动处理。另外，例如，当经由UI30向图像形成装置1提供电力时执行前一种情况的冷启动。例如，当图像形成装置1被设置为节电状态（节电模式）时执行后一种情况的热启动并且随后图像形成装置1被指示返回正常状态（从节电模式到正常模式）。当启动处理开始时，对控制单元50的操作控制单元51中设置的CPU511进行重置，并且随后解除重置（步骤11）。当重置解除时，判断当前启动处理是否是涉及关闭电源的冷启动（步骤12）。当步骤12中的判断结果是“是”时，即当当前启动处理是冷启动时，CPU511基于从设置在ASIC-MRAM模块91中的第一ROM区域A11的第一重置向量存储区域A111读取的第一IPL，执行启动（下文中，称为与第二启动处理相对应的“ASIC-MRAM启动”）（步骤13）。当步骤12中的判断结果是“否”时，即当当前启动处理不是冷启动而是热启动时，CPU511基于从设置在CPU-MRAM模块61中的第二ROM区域A12的第二重置向量存储区域A121读取的第二IPL，执行启动（下文中，称为与第一启动处理相对应的“CPU-MRAM启动”）（步骤14）。这样，在此示例性实施方式中，在针对CPU511的重置解除之后，根据重置前后的电力供应的状态执行改变启动处理中使用的IPL的启动选择处理。图8是示出图7的步骤13中的ASIC-MRAM启动期间的启动处理的过程的流程图。当选择了ASIC-MRAM启动时，在重置前后关闭电源，并且在CPU-RAM控制器72的易失性设置寄存器724中删除了直到前次启动处理之前存储的寄存器设置值。因此，在ASIC-MRAM启动的初始状态中，在重置解除之后，设置在CPU511中的CPU-RAM控制器72难以直接访问主存储器512（CPU-MRAM模块61和CPU-DRAM模块62）。当选择了ASIC-MRAM启动时，即使当电源在重置前后关闭时，也能够经由PCIe总线53进行CPU511与ASIC521之间的通信。在此情况下，直至前次启动处理之前存储的寄存器设置值保持在ASIC-RAM控制器82的非易失性设置寄存器824中而没有被删除。因此，在ASIC-MRAM启动的初始状态中，在重置解除之后，CPU511可直接访问连接至ASIC521的主存储器522（设置在ASIC-MRAM模块91中的CPU使用区域A01）。在ASIC-MRAM启动中，首先，CPU核71经由CPU内部总线77、CPU/PCIe接口75、PCIe总线53、ASIC内部总线87以及ASIC-RAM控制器82从设置在ASIC-MRAM模块91中的第一ROM区域A11的第一重置向量存储区域A111读取所述第一IPL，并且执行所述第一IPL（步骤101）。然后，设置中断向量（步骤102）并且将图6中示出的存储器映射设置为主存储器512（步骤103）。随后，初始化CPU-I2C控制器76（步骤104）。随后，经由初始化的CPU-I2C控制器76从设置在CPU-MRAM模块61中的MRAMSPD存储单元（未示出）和设置在CPU-DRAM模块62中的DRAMSPD存储单元（未示出）获得各SPD（步骤105）。随后，初始化CPU-RAM控制器72（步骤106）。在步骤106中，训练电路723基于在步骤105中获得的SPD来执行用于优化CPU-RAM控制器72和主存储器512（CPU-MRAM模块61和CPU-DRAM模块62）之间经由存储器总线513a的通信条件的训练序列并且获得优化的设置值。随后，将通过训练序列获得的结果作为寄存器设置值写入至易失性设置寄存器724。随后，对设置在CPU-MRAM模块61中的MRAM模式存储单元（未示出）和设置在CPU-DRAM模块62中的DRAM模式存储单元（未示出）进行初始化（步骤107）。随后，将作为训练序列的结果获得的关于操作模式的信息存储在设置在CPU-MRAM模块61中的MRAM模式存储单元（未示出）和设置在CPU-DRAM模块62中的DRAM模式存储单元（未示出）的每一个中。随后，对设置在CPU核71中的内部寄存器（未示出）进行设置（步骤108），并且对设置在CPU-MRAM模块61中的MRAM通用存储单元（未示出）和设置在CPU-DRAM模块62中的DRAM通用存储单元（未示出）的状态进行诊断（检查）（检查存储单元中是否发生错误）（步骤109）。在此示例中，CPU核71的内部寄存器是易失性存储器。随后，CPU核71完成第一IPL的执行并且开始执行从设置在CPU-MRAM模块61中的程序存储区域A122读取的程序（步骤110）。随后，例如，执行CPU/PCIe接口75的初始化、经由CPU/PCIe接口75和PCIe总线53的ASIC521的初始化以及发送和接收单元40的初始化，以将图像形成装置1设置为可用状态。以此方式，完成ASIC-MRAM启动期间的启动处理。图9是示出图7的步骤14中的CPU-MRAM启动期间的启动处理的过程的流程图。当选择了CPU-MRAM启动时，电源在重置前后没有关闭，并且直至前次启动处理之前所存储的寄存器设置值保持在CPU-RAM控制器72的易失性设置寄存器724中而没有被删除。因此，在CPU-MRAM启动的初始状态中，与ASIC-MRAM启动不同，在重置解除之后，设置在CPU511中的CPU-RAM控制器72可直接访问主存储器512（CPU-MRAM模块61和CPU-DRAM模块62）。在CPU-MRAM启动中，首先，CPU核71经由CPU内部总线77和CPU-RAM控制器72从设置在CPU-MRAM模块61中的第二ROM区域A12的第二重置向量存储区域A121读取第二IPL，并且执行第二IPL（步骤201）。随后，对CPU核71中设置的内部寄存器（未示出）进行设置（步骤202）。随后，CPU核71完成第二IPL的执行并且开始执行从程序存储区域A122读取的程序（步骤203）。随后，例如，执行CPU/PCIe接口75的初始化、经由CPU/PCIe接口75和PCIe总线53的ASIC521的初始化以及发送和接收单元40的初始化，以将图像形成装置1设置为可用状态。以此方式，完成CPU-MRAM启动期间的启动处理。这样，与步骤13（见图7）中的ASIC-MRAM启动（见图8）相比，在步骤14（见图7）中的CPU-MRAM启动（见图9）中，执行省略了各种初始设置的启动处理。因此，能够减少启动处理需要的时间。在图8中示出ASIC-MRAM启动的流程图中，由粗框表示的步骤对应于图9中示出的CPU-MRAM启动中省略的步骤。在此示例性实施方式中，例如，当电源开启时，删除CPU511中设置的CPU-RAM控制器72的易失性设置寄存器724中存储的内容（设置寄存器）。因此，即使当操作控制单元51中的CPU511与主存储器512之间的通信不可用时，仍保持了ASIC521中设置的ASIC-RAM控制器82的非易失性设置寄存器824中存储的内容（设置寄存器）并且操作控制单元51的CPU511与图像处理单元52的主存储器522进行通信。另外，第一IPL存储在图像处理单元52的主存储器522（具体来说，设置在ASIC-MARM模块91中的CPU使用区域A01(＝第一ROM区域A11））中。以此方式，能够执行图像形成装置1的启动处理（ASIC-MRAM启动）。当执行第一IPL时，能够在操作控制单元51中执行CPU511与主存储器512之间的通信，并且能够从主存储器512（具体来说，设置在CPU-MRAM模块61中的第二ROM区域A12）读取程序并且执行所述程序。在此示例性实施方式中，当CPU511中设置的CPU-RAM控制器72的易失性设置寄存器724中存储的内容（设置寄存器）在例如模式从节电模式返回的过程中保持时，第一IPL被存储在操作控制单元51的主存储器512（具体来说，设置在CPU-MRAM模块61中的第二ROM区域A12）中。以此方式，能够执行图像形成装置1的启动处理（CPU-MRAM启动）。在此情况中，例如，CPU-RAM控制器72可以不初始化。因此，与ASIC-MRAM启动中的启动处理所需要的时间相比，能够减少CPU-MRAM启动中的启动处理所需要的时间。在嵌入式系统中，通常，在CPU511中使用商用产品，而在ASIC521中使用具有定制功能的专用产品。在通常的CPU511中，在许多情况下，易失性存储器用作设置寄存器，而非易失性存储器很少用作设置寄存器。相反，由于ASIC521被制造为专用产品，因此非易失性存储器通常用作设置寄存器。在此示例性实施方式中，主存储器512包括CPU-MRAM模块61和CPU-DRAM模块62，但是本发明不限于此。例如，可仅使用CPU-MRAM模块61来形成主存储器512。在此示例性实施方式中，CPU-MRAM模块61和ASIC-MRAM模块91分别用作主存储器512和主存储器522中的非易失性存储器，但是本发明不限于此。例如，FeRAM（铁电RAM）、PRAM（相变RAM）或ReRAM（电阻RAM）可用作主存储器512或主存储器522中使用的非易失性存储器。在此示例性实施方式中，设置在ASIC-RAM控制器82中的非易失性设置寄存器824是MRAM，但是本发明不限于此。例如，非易失性设置寄存器824可以是FeRAM、PRAM或ReRAM。为了例示和说明的目的，已经提供了对本发明的示例性实施方式的上文描述。并非旨在对本发明进行穷尽或者将本发明限于所公开的精确形式。显而易见的是本领域的普通技术人员能够想到大量修改例和变型例。为了最佳地解释本发明的原理及其实际应用选择并描述了这些实施方式，由此使得本领域的其他技术人员能够针对各种实施方式并设想出适合具体应用的各种修改来理解本发明。本发明的范围由随附权利要求及其等同物来限定。