纵型沟槽IGBT及其制造方法与流程

本发明涉及纵型沟槽IGBT（InsulatedGateBipolarTransistor：绝缘栅双极晶体管）及其制造方法。

背景技术：
以往，纵型沟槽IGBT的发射极层利用杂质注入和热处理形成。此外，为了使纵型沟槽IGBT的单元结构细微化而需要使接触结构插塞化，但是，接触插塞经由薄的阻挡金属与半导体层接触。此外，提出在横型晶体管中利用来自多晶硅的杂质扩散形成扩散层或在半导体层和接触插塞之间设置多晶硅膜（例如，参照专利文献1～3）。现有技术文献专利文献专利文献1：日本特开平8-97226号公报；专利文献2：日本特开平9-246493号公报；专利文献3：日本特开平9-92628号公报。RBSOA（ReverseBiasedSafeOperatingArea：反向偏置安全工作区）表示与IGBT的关断相伴随的集电极-发射极间电压和集电极电流的非破坏工作范围，该范围越宽，针对反向偏置的非破坏性能越高。因此，希望提高RBSOA耐受性。在杂质注入和热处理中不能够将发射极层形成得浅。此外，若使发射极层的宽度比其深度细微化，则发射极层成为球状，不能够形成在尺寸方面和特性方面都稳定的接合。特别是，纵型沟槽IGBT使单元结构（单元间距）细微化，若发射极层也未细微化，则在IGBT的反向偏置切断时在发射极层的正下方蓄积空穴，NPN晶体管导通（ON），由此，引起闩锁工作。此外，应力集中在接触插塞的底部，由此，在Si基板中缺陷增加，漏电流变大。其结果是，存在RBSOA耐受性劣化的问题。

技术实现要素：
本发明是为了解决上述课题而提出的，其目的在于得到能够提高RBSOA耐受性的纵型沟槽IGBT及其制造方法。本发明提供一种纵型沟槽IGBT的制造方法，其特征在于，具备：在第一导电型的半导体基板上形成第二导电型的体层（bodylayer）的工序；形成贯通所述体层的沟槽，在所述沟槽内隔着栅极绝缘膜形成沟槽栅极的工序；在所述体层上形成包含第一导电型的杂质的多晶硅膜的工序；使所述第一导电型的杂质从所述多晶硅膜向所述体层扩散，在所述体层上形成第一导电型的发射极层的工序；在所述半导体基板的下表面形成第二导电型的集电极层的工序。本发明提供一种纵型沟槽IGBT，其特征在于，具备：第一导电型的半导体基板；第二导电型的体层，设置在所述半导体基板上；沟槽栅极，隔着栅极绝缘膜设置在贯通所述体层的沟槽内；第一导电型的发射极层，设置在所述体层上；第二导电型的集电极层，设置在所述半导体基板的下表面；层间绝缘膜，覆盖所述沟槽栅极；发射极电极，设置在所述层间绝缘膜上；接触插塞，贯通所述层间绝缘膜，将所述体层以及所述发射极层和所述发射极电极连接；多晶硅膜，设置在所述体层以及所述发射极层的至少一个和所述接触插塞之间。根据本发明，能够提高RBSOA耐受性。附图说明图1是示出本发明的实施方式1的纵型沟槽IGBT的立体图。图2是沿图1的A-A’的截面图。图3是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图4是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图5是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图6是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图7是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图8是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图9是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。图10是示出比较例的沟槽IGBT的制造方法的截面图。图11是用于说明比较例的沟槽IGBT的工作的截面图。图12是示出本发明的实施方式1的纵型沟槽IGBT的变形例的立体图。图13是沿图12的A-A’的截面图。图14是示出本发明的实施方式2的纵型沟槽IGBT的立体图。图15是沿图14的A-A’的截面图。具体实施方式参照附图对本发明的实施方式的纵型沟槽IGBT及其制造方法进行说明。对相同或对应的构成要素标注相同的附图标记，有时省略重复说明。实施方式1图1是示出本发明的实施方式1的纵型沟槽IGBT的立体图，图2是沿图1的A-A’的截面图。在n－型Si基板1上依次设置有n型电荷蓄积层2和p型体层3。在贯通p型体层3的沟槽内隔着栅极绝缘膜5设置有沟槽栅极4。沟槽栅极4在平面视图中配置为条纹状。在p型体层3上设置有n型发射极层6以及p+型扩散层8。在平面视图中，n型发射极层6以及p+型扩散层8在相邻的沟槽栅极4之间在沟槽栅极4的长尺寸方向交替地配置。层间绝缘膜9覆盖沟槽栅极4。在层间绝缘膜9上设置有发射极电极10。接触插塞11贯通层间绝缘膜9将p型体层3以及n型发射极层6和发射极电极10连接。接触插塞11在平面视图中与沟槽栅极4平行地配置。在n－型Si基板1的下表面依次设置有n型缓冲层12和p型集电极层13。集电极电极14连接于p型集电极层13。接着，说明上述IGBT的制造方法。从图3到图9是示出本发明的实施方式1的纵型沟槽IGBT的制造方法的截面图。首先，如图3所示，在n－型Si基板1上依次形成n型电荷蓄积层2和p型体层3。形成贯通p型体层3的沟槽，在沟槽内隔着栅极绝缘膜5形成沟槽栅极4。在堆积在p型体层3上的膜厚500Å～2000Å的氧化膜15形成开口（发射极层的图案）。在氧化膜15以及在开口露出的p型体层3上形成包含n型杂质的膜厚500Å～5000Å的多晶硅膜16（掺杂多晶硅或P/As注入多晶硅）。接着，如图4所示，在之后形成n型发射极层6的区域，在多晶硅膜16上利用照相制版处理形成抗蚀剂17。将该抗蚀剂17作为掩模对多晶硅膜16进行刻蚀（构图）。接着，如图5所示，将抗蚀剂17作为掩模，利用自对准向p型体层3注入p型杂质。接着，如图6至图8所示，进行热处理，使n型杂质从多晶硅膜16向p型体层3扩散，在p型体层3上形成n型发射极层6，在p型体层3的注入了p型杂质的区域形成p+型扩散层8。图6是沟槽长尺寸方向的截面图。图7是n型发射极层6的沟槽垂直方向的截面图。图8是p+型扩散层8的沟槽垂直方向的截面图。此外，在对多晶硅膜16进行构图之前进行热处理，形成n型发射极层6也可以。此处，在来自多晶硅膜16的杂质的扩散中，来自颗粒边界的扩散是支配性的，所以，如图9所示那样，使多晶硅膜16的颗粒尺寸比n型发射极层6的宽度小。由此，n型发射极层6的浓度和深度稳定。此外，在p型体层3和多晶硅膜16之间形成有自然氧化膜18。由此，能够控制n型发射极层6的深度。然后，在n－型Si基板1的下表面形成n型缓冲层、p型集电极层13以及集电极电极14。利用以上的工序制造出本实施方式的纵型沟槽IGBT。接着，与比较例进行比较，说明本实施方式的效果。图10是示出比较例的沟槽IGBT的制造方法的截面图。图11是用于说明比较例的沟槽IGBT的工作的截面图。在比较例中，利用杂质的注入和热处理形成n+型发射极层19，所以，不能够将n+型发射极层19形成得浅。因此，在IGBT的反向偏置切断时在n+型发射极层19的正下方蓄积空穴，NPN晶体管导通，由此，引起闩锁工作。另一方面，在本实施方式中，能够利用来自多晶硅膜16的杂质扩散形成极浅且细微的n型发射极层6。因此，在IGBT的反向偏置切断时，不在n型发射极层6的正下方蓄积空穴，不产生在截止时的闩锁的问题。因此，能够提高RBSOA耐受性。此外，利用自对准形成n型发射极层6和p+型扩散层8，由此，能够使两者的重合高精度化。由此，两者的接合的偏差变小，由此，电流偏差变小，RBSOA耐受性也稳定化。图12是示出本发明的实施方式1的纵型IGBT的变形例的立体图。图13是沿图12的A-A’的截面图。在该变形例中，发射极层被分为n型发射极层6和n+型发射极层7。n型发射极层6是在沟槽栅极4的附近形成的本征发射极层，n+型发射极层7是将本征发射极层向外部引出的外部发射极层。在该情况下也能够得到实施方式1的效果。此外，如果利用来自多晶硅膜的杂质扩散分别单独地形成n型发射极层6和n+型发射极层7，则能够单独地控制MOS（MetalOxideSemiconductor：金属氧化物半导体）特性。实施方式2图14是示出本发明的实施方式2的纵型沟槽IGBT的立体图。图15是沿图14的A-A’的截面图。在p型体层3以及n型发射极层6和接触插塞11之间设置有膜厚500Å～5000Å的多晶硅膜20。能够利用该多晶硅膜20降低细微单元中的沟槽栅极4和接触插塞11造成的应力。由此，能够抑制缺陷向Si基板中的增加。其结果是，接合的漏电流变小，所以，能够提高RBSOA耐受性。此外，优选在实施方式1、2中，与构成沟槽栅极4的多晶硅、构成Poly-Poly电容的电极21的多晶硅、多晶硅电阻22等同时形成多晶硅膜16、20。由此，能够削减工序数。此外，纵型沟槽IGBT不限于由硅形成，也可以由带隙比硅大的宽带隙半导体形成。宽带隙半导体是例如碳化硅、氮化镓类材料或钻石。对于由这样的宽带隙半导体形成的纵型沟槽IGBT来说，耐电压性或允许电流密度高，所以，能够小型化。通过使用该小型化的元件，由此，组装了该元件的半导体模块也能够小型化。此外，由于元件的耐热性高，所以，能够将散热器的散热片小型化，能够使水冷却部空气冷却化，所以，能够将半导体模块进一步小型化。此外，元件的功率损失低并且是高效率，所以，能够使半导体模块高效率化。附图标记的说明：1n－型Si基板（半导体基板）3p型体层（体层）4沟槽栅极5栅极绝缘膜6n型发射极层（发射极层、本征发射极层）7n+型发射极层（发射极层、外部发射极层）8p+型扩散层（扩散层）9层间绝缘膜10发射极电极11接触插塞13p型集电极层（集电极层）16、20多晶硅膜17抗蚀剂18自然氧化膜21电容的电极22多晶硅电阻。