专利名称：一种沟槽栅型igbt芯片的制作方法
技术领域：
本发明涉及一种半导体IGBT (Insulted Gate Bipolar Transistor,绝缘栅双极型晶体管)芯片结构，尤其是涉及一种具有双重空穴阻挡效应的沟槽栅型IGBT芯片结构。
背景技术：
绝缘栅双极晶体管(IGB T )具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。为了降低IGBT的导通压降，人们采用沟槽栅结构，将沟道从横向变为纵向，消除了导通电阻中Rjfet的影响。同时缩小了元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。如附图I所示为常规沟槽栅IGBT，包括发射极I、门极2、P-阱3、N漂移区4、N缓冲区5和集电极6。新一代IGBT朝着更高功率密度，更高工作结温，更低功耗的方向发展，而众所周知，IGBT的导通压降Vceon与关断损耗存在矛盾关系。归根到底是因为IGBT的电导调制效应，即大的注入效率能增强器件在导通时的电导调制效应，降低导通压降，然而在关断时，大量的少数载流子需要更长的时间来完成复合，增加了关断损耗。为了改善这一矛盾关系，人们致力于对IGBT的注入效率进行研究，一方面降低IGBT集电极(阳极)的空穴注入效率，另一方面提高发射极(阴极)的电子注入效率。这样可以很好地改善IGBT的导通压降与关断损耗的折中关系。目前，对于沟槽栅IGBT而言，主要有以下几种改变发射极(阴极)电子注入效率的方法
第一种结构是如附图2所不的IEGT (Injection Enhanced Gate Transistor,电子注入增强门极晶体管)结构。由于IGBT的元胞是并联结构的，其每个元胞的发射极也是并联的。将元胞的发射极进行选择性(不是全部地)地弓I出并进行并联，这样在没有引出的发射极下方就形成了一个空穴积累区，相应地，电子的注入就被增强了。该结构由东芝于1993年发明，并于1998年进一步改进。第二种结构如附图3所示，三菱在IGBT的基础上，通过对元胞的改变(宽度、N+源极区及P+集电极区)提出了类似IEGT的结构。该结构的元胞宽度为正常IGBT元胞的几倍，在单个元胞内的两个沟槽栅之间设有N+源极区，该区域所对应的下方集电极区的掺杂浓度较低(P-)，以达到电子注入增强效应(IE-effect)。可以说是通过对IGBT元胞的改变以达到IEGT的效果。前面所述的各种技术均在一定程度上增强了 IGBT的电导调制效应，因而降低了导通压降，但是这些方案都是只具有单一空穴阻挡效应(只具有势垒阻挡效应或者只具有物理阻挡效应)。然而，为了进一步提高IGBT的功率密度，工作结温及长期可靠性，需要继续优化降低IGBT的导通压降与关断损耗的折中关系，实现更低的功耗。为此，需要继续研究并改进沟槽栅IGBT的结构以实现这一目的。
发明内容
本发明的目的是提供一种沟槽栅型IGBT芯片，提高了 IGBT芯片的功率密度，工作结温，以及长期工作的可靠性，同时提高了 IGBT芯片的电导调制效应以降低导通压降，同时又不提高空穴少子的注入效率，从而优化并降低了 IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗。为了实现上述发明目的，本发明具体提供了一种沟槽栅型IGBT芯片的技术实现方案，一种沟槽栅型IGBT芯片，包括至少一个元胞，元胞包括依次排列的集电极金属电极、P+集电极区、N-漂移区、P-基区、P+欧姆接触区、N+源极区、栅氧化层、多晶硅栅、发射 极金属电极和栅极金属电极，以及设置在P+欧姆接触区上方的发射极金属电极。沟槽栅型IGBT芯片的多晶硅栅采用沟槽栅结构。沟槽栅型IGBT芯片还包括N型载流子埋层，N型载流子埋层包括第一 N型载流子埋层，第一 N型载流子埋层位于P-基区的下方。为了实现上述发明目的，本发明还具体提供了另外一种沟槽栅型IGBT芯片的技术实现方案，包括至少一个元胞，元胞包括依次排列的集电极金属电极、P+集电极区、N-漂移区、P-基区、P+欧姆接触区、N+源极区、栅氧化层、多晶硅栅、发射极金属电极和栅极金属电极，以及设置在P+欧姆接触区上方的发射极金属电极。沟槽栅型IGBT芯片的多晶硅栅采用沟槽栅结构。沟槽栅型IGBT芯片还包括N型载流子埋层，N型载流子埋层包括第二 N型载流子埋层，第二 N型载流子埋层位于沟槽形的多晶硅栅底部的栅氧化层的下方。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，N型载流子埋层还包括第一 N型载流子埋层，第一 N型载流子埋层位于P-基区的下方。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，沟槽栅型IGBT芯片还包括介质埋层，介质埋层位于P-基区的下方外围，与第一 N型载流子埋层的交界处。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，沟槽栅型IGBT芯片还包括介质埋层，介质埋层位于第一 N型载流子埋层的下方，紧靠着第一 N型载流子埋层设置。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，N型载流子埋层的惨杂浓度为8E15/cm3 2E16/cm3。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，N型载流子埋层的结深为O. 5um 2um。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，第一N型载流子埋层的宽度与P-基区的宽度相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，第二N型载流子埋层的宽度与多晶硅栅的宽度相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，第一N型载流子埋层在芯片正面俯视方向上的形状与P-基区的形状相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，第二N型载流子埋层在芯片正面俯视方向上的形状与多晶硅栅的形状相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，第一N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，第二N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，沟槽栅型IGBT芯片还包括N缓冲层区，N缓冲层区位于N-漂移区和P+集电极区之间。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，沟槽栅型IGBT芯片的衬底材料为包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，衬底材料的掺杂浓度为 8E12/cm3 5E14/cm3。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，衬底材料的厚度为 60um 750um。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的材料为包括SiO2或氮氧化物在内的绝缘材料。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层位于第一 N型载流子埋层内。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的厚度为 O. Ium I. 5um。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层与多晶硅栅底部的栅氧化层非接触。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层与栅氧化层之间的间距为O. 2um lum。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的厚度均匀设置。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的形状与第一 N型载流子埋层在芯片正面俯视方向上的形状相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞范围内在芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞内设置为多个从芯片正面俯视方向上形状为竖条或横条或圆形或任意多边形的图形的组合。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞内的多个图形为一相同的图形的组合。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层在单个 元胞内的多个图形之间相互接触。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层两个端部的厚度比中部的厚度厚O. 2um I. 5um。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的两个端部或其中任意一个端部设置有向下的端头。
作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的中部设置有多个向下的端头。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的端头的厚度相同或 不相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的端头的宽度相同或不相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，介质埋层的端头之间的间距相同或不相同。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，当沟槽栅型IGBT芯片包括两个以上的元胞时，在沟槽栅型IGBT芯片的所有元胞或部分元胞设置有第一 N型载流子埋层。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，当沟槽栅型IGBT芯片包括两个以上的元胞时，在沟槽栅型IGBT芯片的所有元胞或部分元胞设置有第二 N型载流子埋层。作为本发明另一种沟槽栅型IGBT芯片技术方案的进一步改进，当沟槽栅型IGBT芯片包括两个以上的元胞时，在沟槽栅型IGBT芯片的所有元胞或部分元胞设置有介质埋层。通过实施上述本发明一种沟槽栅型IGBT芯片的技术方案，具有以下技术效果
本发明提出了一种具有双重空穴阻挡效应的沟槽栅IGBT芯片结构，可以同时对IGBT
发射极附近的空穴起到势垒阻挡和物理阻挡的效果。与单重阻挡效应结构相比，该芯片结构可以大大地提高IGBT发射极附近区域的空穴浓度。相应地，大大提高了该处的电子注入效率，从而进一步增强了 IGBT漂移区的电导调制效应，使IGBT的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I是现有技术一种常规沟槽栅型IGBT的结构示意图。图2是现有技术一种电子注入增强门极晶体管的结构示意图。图3是现有技术一种类似电子注入增强门极晶体管结构器件的结构示意图。图4是本发明沟槽栅型IGBT芯片一种具体实施方式
中单个元胞的纵向剖面结构示意图。图5是本发明沟槽栅型IGBT芯片一种具体实施方式
单个元胞内N型载流子埋层的俯视结构示意图。图6是本发明沟槽栅型IGBT芯片一种具体实施方式
多个元胞内N型载流子埋层的俯视结构示意图。图7是本发明沟槽栅型IGBT芯片另一种具体实施方式
多个元胞内N型载流子埋层的俯视结构示意图。图8是本发明沟槽栅型IGBT芯片第三种具体实施方式
多个元胞内N型载流子埋层的俯视结构示意图。图9是本发明沟槽栅型IGBT芯片一种具体实施方式
单个元胞内介质埋层的俯视结构示意图。图10是本发明沟槽栅型IGBT芯片一种具体实施方式
多个元胞内介质埋层的俯视结构示意图。 图11是本发明沟槽栅型IGBT芯片另一种具体实施方式
多个元胞内介质埋层的俯视结构示意图。图12是本发明沟槽栅型IGBT芯片另一种具体实施方式
单个元胞的纵向剖面结构示意图。图13是本发明沟槽栅型IGBT芯片另一种具体实施方式
单个元胞中介质埋层的俯视结构示意图。图14是本发明沟槽栅型IGBT芯片一种具体实施方式
单个元胞中介质埋层的剖面结构示意图。图15是本发明沟槽栅型IGBT芯片第三种具体实施方式
单个元胞的纵向剖面结构示意图。图16是本发明与现有技术常规沟槽栅型IGBT的导通压降对比示意图。图中1-发射极，2-门极，3-P-阱，4-N漂移区，5-N缓冲区，6-集电极，10-N-漂移区，Il-N缓冲层区，12-P+集电极区，13-P-基区，14-P+欧姆接触区，15-N+源极区，16-第一 N型载流子埋层，17-第二 N型载流子埋层，20-栅氧化层，21-介质埋层，30-多晶硅栅，40-集电极金属电极,41-发射极金属电极,42-栅极金属电极。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如附图4至附图16所示，给出了本发明一种沟槽栅型IGBT芯片的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。如附图12所示是本发明沟槽栅型IGBT芯片一种具体实施方式
中单个元胞的剖面结构示意图，沟槽栅型IGBT芯片通常包括多个元胞，采用这种芯片结构的绝缘栅双极型晶体管具有双重空穴阻挡效应。附图12所示的技术方案是一种沟槽栅型IGBT芯片，包括至少一个元胞，元胞包括集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶娃栅30、发射极金属电极41和栅极金属电极42。集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30和栅极金属电极42从下至上依次排列。P+欧姆接触区14的上方设置有发射极金属电极41。绝缘栅双极型晶体管(IGBT)芯片的多晶硅栅30进一步采用沟槽栅结构。在沟槽栅型IGBT芯片单个元胞的P-基区13下方设置第一 N型载流子埋层16，和/或在多晶硅栅30下方设置第二 N型载流子埋层17，并在P-基区13与第一 N型载流子埋层16的交界处设置介质埋层21。在采用本发明结构的IGBT导通时，IGBT发射极附近的空穴受到N型载流子埋层的势垒阻挡，以及介质埋层21的物理阻挡的双重阻挡作用。因此，大大地提高了 IGBT发射极附近区域的空穴浓度，相应地提高了该处的电子注入效率，从而进一步增强了 IGBT漂移区靠近发射极这一端的电导调制效应，使IGBT的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。本发明沟槽栅型IGBT芯片采用的双重空穴阻挡原理为当IGBT正向导通时，从IGBT背部的P+集电极区12注入到N-漂移区10的少数载流子空穴，会通过N-漂移区10向IGBT发射极附近的P-基区13运动(被P-基区1 3抽取)。当到达N型载流子埋层时，由于势垒的阻挡作用，空穴载流子受到阻挡，在N型载流子埋层附近集聚，相应地增加了电子注入效率。当空穴透过N型载流子埋层后，还继续受到介质埋层21的物理阻挡，继续进行集聚，进一步增加电子注入效率。由于空穴受到双重阻挡，可以形成更多的集聚，电子注入效率就更大，电导调制效应就更强。如附图12所示的剖视图中，IGBT芯片从下到上依次为集电极金属电极40、P+集电极区12、N缓冲层区11 (可以有，如果有，则器件的纵向耐压结构为SPT，Soft-PunchThrough,软穿通结构，也称FS, field stop,电场截止结构，或者LPT, Low-Punch Through,弱穿通结构，或者TPT, Thin-Punch through,薄穿通结构等。也可以没有,如果没有,贝Ij器件的纵向耐压结构为NPT, Non-Punch through,非穿通结构)、N_漂移区10、N型载流子埋层(包括第一 N型载流子埋层16和第二 N型载流子埋层17)、介质埋层21、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶娃栅30、发射极金属电极41和栅极金属电极42。其中，设置有发射极金属电极41和栅极金属电极42的这一面为本发明沟槽栅型IGBT芯片的正面，而设置有集电极金属电极40的这一面为沟槽栅型IGBT芯片的反面。如附图8所示，元胞a只有第一 N型载流子埋层16，元胞b没有第一 N型载流子埋层16和第二 N型载流子埋层17，元胞c只有第二 N型载流子埋层17，元胞d中既有第一 N型载流子埋层16，又有第二 N型载流子埋层17。这里仅以六边形元胞为例，对其他形状的元胞也适用。本发明沟槽栅型IGBT芯片的衬底材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料。衬底材料的掺杂浓度为8E12/cm3 5E14/cm3 ;厚度为60um 750um。如附图12的一种具体实施方式
所示，具有双重空穴阻挡效应的沟槽栅型IGBT芯片结构采用N型载流子埋层与介质埋层21的组合。具体如下
I、N型载流子埋层
(Al)N型载流子埋层包括第一及第二两部分，第一部分(第一 N型载流子埋层16)位于P-基区13的下方，第二部分(第二 N型载流子埋层17)位于沟槽形的多晶硅栅30底部的栅氧化层20的下方。如附图4所示，这两部分可同时有，也可只有其中之一。 (A2)在Al的基础上，第一 N型载流子埋层16和/或第二 N型载流子埋层17可以对IGBT的每个元胞都设置，也可以任意选择N (N为整数，I彡N彡IGBT芯片的元胞总数)个元胞来进行设置。(A3)第一 N型载流子埋层16和/或第二 N型载流子埋层17的掺杂浓度为8E15/cm3 2E16/cm3，第一 N型载流子埋层16和/或第二 N型载流子埋层17的浓度可相同，也可不同。(A4)第一 N型载流子埋层16和/或第二 N型载流子埋层17的结深为O. 5um 2um，第一 N型载流子埋层16和/或第二 N型载流子埋层17的结深可相同，也可不同。(A5)第一 N型载流子埋层16的宽度与P-基区13的宽度(如附图4、12、15的芯片纵向剖面图所示)相同，第二 N型载流子埋层17的宽度与多晶硅栅30的宽度相同。需要说明的是，因为多晶硅栅30与栅氧化层20的宽度几乎相同，栅氧化20层的厚度一般在O. Ium左右，因此从附图上看，第二 N型载流子埋层17的宽度与栅氧化层20的宽度也是基本相同。
(A6)如附图5、6和7所示，第一 N型载流子埋层16的形状与P-基区13的形状在俯视方向上(俯视方向，从IGBT芯片的正面向下看)相同，第二 N型载流子埋层17的形状与多晶硅栅30的形状在俯视方向上相同。具体地，第一 N型载流子埋层16和/或第二 N型载流子埋层17可为条形或方形或正六边形或圆形或三角形或其他多边形(如附图5、附图6和附图7中所示的俯视图，图中示出了条形、方形与正六边形)。如果P-基区13的形状是方形，第一 N型载流子埋层16也是方形；如果P-基区13的形状是正六边形，则第一 N型载流子埋层16也是正六边形；如果P-基区13的形状是其它形状，第一 N型载流子埋层16的形状也与之相同。如附图5和12所示，第一 N型载流子埋层16的宽度LI等于P-基区13的宽度L4，第二 N型载流子埋层17的宽度L2等于多晶硅栅30的宽度L5。2、介质埋层21:
(BI)介质埋层21的材料为SiO2，氮氧化物等绝缘材料。(B2)介质埋层21位于P-基区13的下方与第一 N型载流子埋层16的交界处。(B3)介质埋层21的厚度为O. Ium I. 5um,位于第一 N型载流子埋层16内。(B4)如附图12所示，介质埋层21的两端与沟槽栅的栅氧化层20不接触，间距为O. 2um Ium0(B5)介质埋层21的形状与第一 N型载流子埋层16的形状相同，具体地，可为条形或方形或正六边形或圆形或三角形或其他多边形(如附图9、附图10和附图11中所示的俯视图，图中示出了条形、方形与正六边形)。(B6)如附图13所示，介质埋层21的形状还可以是在单个元胞内为多个竖条或横条或圆形或任意多边形。可以由一种形状的图形重复设置，也可以是多种形状的图形的组合设置。只要保证介质埋层21的边缘不与栅氧化层20接触(间距如B4中所要求)，介质埋层21图形与图形之间可以接触，也可以不接触。(B7)如附图14所示，在(B6)的基础上，介质埋层21的厚度可以均匀设置，也可以不均匀设置。具体为从其剖视图中，两端(端头朝下，不考虑朝上的设置)的厚度比中间的厚度厚O. 2um I. 5um,可以两端设置向下的端头,还可以只在一端设置向下的端头,还可以在中间设置多个向下的端头。每个端头的厚度可以相同，也可以不相同。每个端头的宽度可以相同，也可以不相同。端头之间的间距可以相同，也可以不相同。这样的形状对空穴的阻挡效应更强。此外，介质埋层21也可以进行选择性设置，即可以对所有的元胞都设置介质埋层21，也可以对部分元胞设置介质埋层21，可参照前述的第一 N型载流子埋层16和/或第二N型载流子埋层17的选择性设置。如附图15所示，作为另一种实施方式，具有双重空穴阻挡效应的沟槽栅型IGBT结构还可以考虑N型载流子埋层与介质埋层21的相关形状、浓度、厚度等信息同上(包括前述的所有可能情况)，只是在纵向位置上将介质埋层21下移至第一 N型载流子埋层16的下方，紧靠着第一 N型载流子埋层16设置。如附图9和12所示，在单个元胞内，介质埋层21的宽度为L3。如附图16所示，为常规的沟槽栅型IGBT (D线)、只有N型载流子埋层的沟槽栅型IGBT (C线)、只有介质埋层21的沟槽栅型IGBT (B线)及具有双重空穴阻挡效应的沟槽栅型IGBT (A线)的导通压降的对比。可以看出，具有双重空穴阻挡效应的沟槽栅型IGBT的导通压降得到明显的降低。本发明提出一种具有双重空穴阻挡效应的沟槽栅型IGBT结构，利用N型载流子埋层的势垒阻挡，以及介质埋层21的物理阻挡。双重空穴阻挡效应使得IGBT发射极附近的空穴浓度大大提高，IGBT的N-漂移区10内的电导调制效应大大增强，从而大大降低了 IGBT的导通压降。本发明从提高IGBT发射极电子注入效率出发来增强电导调制效应，因而在降低IGBT正向压降的同时，对IGBT的关断时间没有什么影响。此外，介质埋层21可以设置在P-基区13与N型载流子埋层之间的PN结处，尽可能地减小了相关的寄生效应。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种沟槽栅型IGBT芯片，包括至少一个元胞，其特征在于，所述元胞包括依次排列的集电极金属电极(40)、P+集电极区(12)、N-漂移区(10)、P-基区(13)、P+欧姆接触区(14)、N+源极区(15)、栅氧化层(20)、多晶硅栅(30)和栅极金属电极(42)，以及设置在所述P+欧姆接触区(14)上方的发射极金属电极(41);所述沟槽栅型IGBT芯片的多晶硅栅(30)采用沟槽栅结构；所述沟槽栅型IGBT芯片还包括N型载流子埋层，所述N型载流子埋层包括第一 N型载流子埋层(16)，所述第一 N型载流子埋层(16)位于P-基区(13)的下方。
2.—种沟槽栅型IGBT芯片，包括至少一个元胞，其特征在于，所述元胞包括依次排列的集电极金属电极(40)、P+集电极区(12)、N-漂移区(10)、P-基区(13)、P+欧姆接触区(14)、N+源极区(15)、栅氧化层(20)、多晶硅栅(30)和栅极金属电极(42)，以及设置在所述P+欧姆接触区(14)上方的发射极金属电极(41);所述沟槽栅型IGBT芯片的多晶硅栅(30)采用沟槽栅结构；所述沟槽栅型IGBT芯片还包括N型载流子埋层，所述N型载流子埋层包括第二 N型载流子埋层(17)，所述第二 N型载流子埋层(17)位于沟槽形的多晶硅栅(30)底部的栅氧化层(20)的下方。
3.根据权利要求2所述的一种沟槽栅型IGBT芯片，其特征在于所述N型载流子埋层还包括第一 N型载流子埋层(16)，所述第一 N型载流子埋层(16)位于P-基区(13)的下方。
4.根据权利要求I或3所述的一种沟槽栅型IGBT芯片，其特征在于所述沟槽栅型IGBT芯片还包括介质埋层(21)，所述介质埋层(21)位于P-基区(13)的下方外围，与第一N型载流子埋层(16)的交界处。
5.根据权利要求I或3所述的一种沟槽栅型IGBT芯片，其特征在于所述沟槽栅型IGBT芯片还包括介质埋层(21)，所述介质埋层(21)位于第一 N型载流子埋层(16)的下方，紧靠着第一 N型载流子埋层(16)设置。
6.根据权利要求1-3中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述N型载流子埋层的掺杂浓度为8E15/cm3 2E16/cm3。
7.根据权利要求1-3中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述N型载流子埋层的结深为O. 5um 2um。
8.根据权利要求I或3所述的一种沟槽栅型IGBT芯片，其特征在于所述第一N型载流子埋层(16)的宽度与P-基区(13)的宽度相同。
9.根据权利要求2或3所述的一种沟槽栅型IGBT芯片，其特征在于所述第二N型载流子埋层(17)的宽度与多晶硅栅(30)的宽度相同。
10.根据权利要求I或3所述的一种沟槽栅型IGBT芯片，其特征在于所述第一N型载流子埋层(16)在芯片正面俯视方向上的形状与P-基区(13)的形状相同。
11.根据权利要求2或3所述的一种沟槽栅型IGBT芯片，其特征在于所述第二N型载流子埋层(17)在芯片正面俯视方向上的形状与多晶硅栅(30)的形状相同。
12.根据权利要求10所述的一种沟槽栅型IGBT芯片，其特征在于所述第一N型载流子埋层(16)在单个元胞范围内从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。
13.根据权利要求11所述的一种沟槽栅型IGBT芯片，其特征在于所述第二N型载流子埋层(17)在单个元胞范围内从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。
14.根据权利要求1-3、12、13中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述沟槽栅型IGBT芯片还包括N缓冲层区(11 )，所述N缓冲层区(11)位于N-漂移区(10)和P+集电极区(12)之间。
15.根据权利要求1-3、12、13中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述沟槽栅型IGBT芯片的衬底材料为包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。
16.根据权利要求15所述的一种沟槽栅型IGBT芯片，其特征在于所述衬底材料的掺杂浓度为 8E12/cm3 5E14/cm3。
17.根据权利要求16所述的一种沟槽栅型IGBT芯片，其特征在于所述衬底材料的厚度为 60um 750um。
18.根据权利要求4所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的材料为包括SiO2或氮氧化物在内的绝缘材料。
19.根据权利要求5所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的材料为包括SiO2或氮氧化物在内的绝缘材料。
20.根据权利要求4所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)位于第一 N型载流子埋层(16)内。
21.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于:所述介质埋层(21)的厚度为O. Ium I. 5umο
22.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)与多晶硅栅(30 )底部的栅氧化层(20 )非接触。
23.根据权利要求22所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)与栅氧化层(20)之间的间距为O. 2um lum。
24.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的厚度均匀设置。
25.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的形状与第一 N型载流子埋层(16)在芯片正面俯视方向上的形状相同。
26.根据权利要求18、19、20、23中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)在单个元胞范围内的从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。
27.根据权利要求26所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)在单个元胞内设置为多个在芯片正面俯视方向上形状为竖条或横条或圆形或任意多边形的图形的组合。
28.根据权利要求26所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)在单个元胞内的多个图形为一相同的图形的组合。
29.根据权利要求27或28所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)在单个元胞内的多个图形之间相互接触。
30.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)两个端部的厚度比中部的厚度厚O. 2um I. 5um。
31.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的两个端部或其中任意一个端部设置有向下的端头。
32.根据权利要求18、19、20中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的中部设置有多个向下的端头。
33.根据权利要求32所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的端头的厚度相同或不相同。
34.根据权利要求32所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的端头的宽度相同或不相同。
35.根据权利要求32所述的一种沟槽栅型IGBT芯片，其特征在于所述介质埋层(21)的端头之间的间距相同或不相同。
36.根据权利要求1、3、12、18-20、23、27、28、33-35中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于当所述沟槽栅型IGBT芯片包括两个以上的元胞时，在所述沟槽栅型IGBT芯片的所有元胞或部分元胞设置有第一 N型载流子埋层(16)。
37.根据权利要求2、3、13中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于当所述沟槽栅型IGBT芯片包括两个以上的元胞时，在所述沟槽栅型IGBT芯片的所有元胞或部分元胞设置有第二 N型载流子埋层(17 )。
38.根据权利要求18、19、20、23、27、28、33-35中任一权利要求所述的一种沟槽栅型IGBT芯片，其特征在于当所述沟槽栅型IGBT芯片包括两个以上的元胞时，在所述沟槽栅型IGBT芯片的所有元胞或部分元胞设置有介质埋层(21)。
全文摘要
本发明公开了一种沟槽栅型IGBT芯片，包括至少一个元胞，元胞包括依次排列的集电极金属电极、P+集电极区、N-漂移区、P-基区、P+欧姆接触区、N+源极区、栅氧化层、多晶硅栅和栅极金属电极，以及设置在P+欧姆接触区上方的发射极金属电极。沟槽栅型IGBT芯片还包括第一N型载流子埋层和/或第二N型载流子埋层。沟槽栅型IGBT芯片的多晶硅栅采用沟槽栅结构。第一N型载流子埋层位于P-基区的下方。第二N型载流子埋层位于沟槽形的多晶硅栅底部的栅氧化层的下方。本发明优化并降低了IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗，从而提高IGBT芯片的功率密度，工作结温，以及长期可靠性。
文档编号H01L29/06GK102969350SQ20121052092
公开日2013年3月13日 申请日期2012年12月7日 优先权日2012年12月7日
发明者刘国友, 覃荣震, 黄建伟 申请人:株洲南车时代电气股份有限公司