Soi沟槽横型igbt的制作方法

专利名称：Soi沟槽横型igbt的制作方法
技术领域：
本发明涉及将横型的MOS (金属一氧化膜一半导体)晶体管和双 极晶体管复合的、每单位面积的导通电阻低、并且具有高短路容量的 电力设各中的一种的横型的IGBT (绝缘栅型双极晶体管)。
背景技术：
将MOS晶体管和双极晶体管复合的设备，具有像MOS元件那样 驱动电路的结构简单，并且像双极晶体管那样通过耐压部分的导电度 调制而导通[乜阻低的优点。因而在需要高耐压和大电力级别的领域倍 受重视。
该设各的结构包括平面栅型和沟槽栅型。平面栅型具有在基板表 而上隔着栅极绝缘膜设置栅极电极的结构。沟槽栅型具有在基板上形 成的沟槽内埋入有栅极电极的结构。在沟槽栅型的设各结构中，具有 沟道(channel)的高密度化成为可能，寄生半导休开关元件很难动作 等优良特征。
以下，关于现有的IGBT的结构，参照附图进行说明。此外，在本 说明书和附图中，在半导体的层和区域的名称上标记的n或者p表示 该层或者区域的多数载流子分别为电子或者孔穴。此外，像n+和p+那 样在n和p上附加+，表示与没有附加+的半导体的层或者区域的杂质浓 度相比为比较高的杂质浓度。并且，如n—和p—那样在n和p上附加'， 表示与没有附加—的半导体的层或者区域的杂质浓度相比为比较低的杂 质浓度。
图49是表示使用现有的膜厚SOI基板制作的IGBT的截面结构的 图。如图49所示，SOI基板是在支撑基板101上隔着绝缘层102层叠 有作为活性层的电阻率高的n—漂移区域103的结构。
在n—漂移区域103的表面层的一部分，设置有p基极区域104。 在p基极区域104的表面层的一部分，设置有n+发射极区域106和与此相接的p+低电阻区域105。该p+低电阻区域105的一部分占据 n+发射极区域106的下面的部分。
此外，在n—漂移区域103的表面层的一部分，与p基极区域104 分离设置有n缓沖区域111 。n缓冲区域111的电阻率比rf漂移区域103 的电阻率低。在该n缓冲区域lll的表面层的一部分，设置有p+集电 极区域112。
发射极电极107与p+低电阻区域105和n+发射极区域106这两者 接触。在n-漂移区域103和n+发射极区域106所夹着的p基极区域104 的表而上，隔着绝缘膜109设置有栅极电极108。集电极电极110与 p+集电极区域112接触。
在图49所示结构的IGBT中，通过p+集电极区域112、由n缓冲 区域111与n漂移区域103构成的n区域、由p基极区域104与p+低 1li阻区域105构成的p区域，构成PNP双极晶体管。此夕卜，通过n+发 射极区域106、 p基极区域104和iT漂移区域103构成NPN双极晶体 管。
并且，通过这些PNP双极晶体管和NPN双极晶体管，构成寄生半 导体开关元件。为了避免由该寄生半导体开关元件引起的闭锁，设定 导通电流的上限。为了使导通电流的上限值提高，只要使上述NPN双 极晶体管不动作即可。
为此，需要将从沟道端侧通过n+发射极区域106的下面到达p+低 电阻区域105的电流通路的电阻抑制得较低。关于此，公知的方法是 通过离子注入使上述电流通路的电阻下降。此外，还公知当形成p+低 电阻区域105时通过掩膜匹配除去不确定性，使上述电流通路的长度 为最小限度，形成能够获得与栅极电极的自我匹配的沟槽发射极电极 的方法。
而且，还公知当元件为导通状态时，使从p+集电极区域112流入 n一漂移区域103的载流子的一部分，不通过上述电流通路而到达p+低电 阻区域105的结构。此外，在如图49所示结构的IGBT中，电场集中 在n—漂移区域103与p基极区域104的晶片表面附近的界面、以及n— 漂移区域103与n缓冲区域111的晶片表面附近的界面。
为了缓和该电场的集中，作为场电极(fieldplate)，有使发射极电极107和集电极电极110隔着绝缘膜109以覆盖所述界面的方式延伸 的情况。作为需要更加高的耐压的情况下、或者在漂移区域上存在电 源线等配线的情况下的结构，公知的是在晶片表面的漂移区域的上面 或者漂移区域的内部，设置有电容耦合型的场电极的结构。
在以上这种现有的将MOS晶体管和双极晶体管复合的设备中，为 了在沿着晶片表面的方向上维持电压，单位设备的尺寸与设计耐压值 的比例变大。因此，在高耐压且大电流用途的设备中，存在芯片面积 变大的缺点。
因此，在横型MOS晶体管中，为了减少在晶片表面所占的漂移区 域的而积，提出有在漂移区域形成沟槽，以破坏电场比硅大的氧化硅 膜埋入该沟槽的结构(例如，参照专利文献l)。根据该提案，如图50
所示，实效的漂移长度Leff为从形成沟道的p阱区204与作为漂移区域
的n阱区203的边界到沟槽内埋入的氧化膜217为止的距离LP、沟槽 深度Lr、沟槽宽度LB和再一个沟槽深度Lr相加的长度。
另一方而，从晶片表而上的p阱区204与n阱区203的边界到漂 移区域212为止的距离LD是Lp和LB相加的长度。因此，能够使U(r 比未设置埋入氧化膜217的情况长，所以与相同耐压的设备相比较， 导通电阻Ro。A降低。在此，Ron为每单位面积的导通电阻，A是表面 积。换言之，能够得到具有与现有相同的耐压和导通电流，并且比现 有的设备间距小的横型设备。
此外，提出有在具有SOI (硅 导通 绝缘体)结构的横型IGBT 中，在n型活性层上形成沟槽，并且在该沟槽的下面局部地设置高浓 度的n型迂回(bypass)层的结构(例如，参照专利文献2)。根据该 提案，流入源极电极的空穴电流通过沟槽降低，并且电子电流通过迂 回层流通，所以源极侧的电子电流的累积增加，导通电压降低。
但是，在上述专利文献2中公开的结构的IGBT中，具有如下所述 的各种问题。即，例如当SOI结构通过贴合晶片实现的情况下，需要 以迂回层位于沟槽的正下方的方式，以拜级别的位置对准精度贴合两 枚晶片，在制造上并不优选。此外，在专利文献2的图2或者图3所 示的布局中，通过晶片表面的n型活性层的长度决定耐压，因此不能 縮短设备的单元间距。因此，不能降低每单位面积的导通电阻。此外，在专利文献2的图4所示的布局，并且具有如图8所示的 截面结构的情况下，由于在沟槽的周围存在低电阻区域，因此耐压由 除去沟槽的晶片表面的n型活性层的长度决定。因此，不能缩短设备 的单元间距，不能降低每单位面积的导通电阻。
此外，在专利文献2的图4所示的布局，并且具有如图6所示的 截而结构的设备中，由于未在沟槽17下形成空穴的通路，所以栅极侧 的电导度(conductivity)调制消失损害IGBT的优点。此外，为了保持 栅极侧的电导度调制，若为该公报的图2所示的布局吋，由于设备间 距山表面漂移区域3的长度决定所以不能縮短间距。
进一步，在专利文献2的图5所示的截面结构中，由于沟槽底和 迂回层之间的活性层的距离由离子注入能量决定，所以不能使该部分 加厚，限制与耐压的权衡(tradeoff)。
本发明为了解决上述的现有技术的问题点，所以其目的在于提供 能够实现高耐压且大电流的驱动，并且闭锁容量高，每单位面积的导 通电阻低的横型的IGBT。
专利文献1:日本专利特开平8-97411号公报
专利文献2:日本专利特开平8-88357号公报(图1 图8)

发明内容
为了解决上述课题，达成目的，第1方面的发明的SOI沟槽横型 IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电 型的半导体层；设置在上述半导体层上、比上述半导体层电阻率高的 第一导电型的第一半导体区域；设置在上述第一半导体区域的表面层 的一部分、比上述第一半导体区域电阻率低的第一导电型的第二半导 体区域；与上述第一半导体区域和上述第二半导体区域连接且设置于 上述第一半导体区域的表面层的一部分的第二导电型的第三半导体区 域；在上述第三半导体区域的一部分的表面上隔着栅极绝缘膜设置的 栅极电极；设置于上述第三半导体区域的一部分的第一导电型的发射 极区域；设置于上述第三半导体区域的一部分，并且设置在上述发射 极区域的下侧的第二导电型的低电阻区域在上述第三半导体区域的 一部分上、与上述发射极区域邻接设置的第二导电型的高电导度区域;在上述第一半导体区域的表面层的一部分上、与上述第二半导体区域 和上述第三半导体区域分离设置的、比上述第一半导体区域电阻率低
的第一导电型的第四半导体区域；设置于上述第四半导体区域的一部 分的第二导电型的集电极区域；设置在上述第二半导体区域和上述第 三半导体区域与上述第四半导体区域之间的上层沟槽；从上述上层沟 槽的底向更深位置设置的、比上述上层沟槽的宽度窄的下层沟槽；埋 入在上述上层沟槽和上述下层沟槽中的埋入沟槽绝缘膜；埋入在上述 上层沟槽内的上述埋入沟槽绝缘膜中的、在上述第三半导体区域的附 近的漂移电位的发射极侧导电区域；埋入在上述上层沟槽内的上述埋 入沟槽绝缘膜中的、在上述第四半导体区域的附近的集电极侧导电区 域；与上述发射极区域和上述高电导度区域连接的发射极电极；和与 上述^屯极区域连接，井且与上述集电极侧导电区域电连接的集电极 屯极。
第2方而的发明的SOI沟槽横型IGBT，其特征在于，包括在支 撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 —部分的第二导电型的第三半导体区域；在上述第三半导体区域的一 部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于上述第三半导 体区域的一部分的第一导电型的发射极区域；设置于上述第三半导体 区域的一部分，并且设置在上述发射极区域的下侧的第二导电型的低 电阻区域；在上述第三半导体区域的一部分上、与上述发射极区域邻 接设置的第二导电型的高电导度区域；在上述第一半导体区域的表面 层的一部分上、与上述第二半导体区域和上述第三半导体区域分离设 置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体区 域；设置于上述第四半导体区域的一部分的第二导电型的集电极区域; 设置在上述第二半导体区域和上述第三半导体区域与上述第四半导体 区域之间的沟槽；埋入在上述沟槽内的埋入沟槽绝缘膜；埋入上述埋 入沟槽绝缘膜的上半部内的、在上述第三半导体区域的附近的漂移电位的发射极侧导电区域；埋入上述埋入沟槽绝缘膜的上半部内的、在 上述第四半导体区域的附近的集电极侧导电区域；与上述发射极区域 和上述高电导度区域连接的发射极电极；和与上述集电极区域连接， 并且与上述集电极侧导电区域电连接的集电极电极。
第3方面的发明的SOI沟槽横型IGBT，其特征在于，包括在支 撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 与上述第一半导体区域连接，并且设置于上述第一半导体区域的表面 层的一部分的第二导电型的第三半导体区域；在贯通上述第三半导体 区域并到达上述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设 S的栅极电极；在上述第三半导体区域的一部分上、与上述栅极沟槽 连接设置的第一导电型的发射极区域；在上述第三半导体区域的一部 分上、与上述发射极区域邻接设置的第二导电型的低电阻区域在上 述第一半导体区域的表面层的一部分上、与上述第三半导体区域分离 设置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体 区域；设置于上述第四半导体区域的一部分的第二导电型的集电极区 域；设置在上述第三半导体区域与上述第四半导体区域之间的上层沟 槽；从上述上层沟槽的底向更深位置设置的、比上述上层沟槽的宽度 窄的下层沟槽；埋入在上述上层沟槽和上述下层沟槽中的埋入沟槽绝 缘膜；埋入上述上层沟槽内的上述埋入沟槽绝缘膜中的、在上述第三 半导体区域的附近的漂移电位的发射极侧导电区域；埋入上述上层沟 槽内的上述埋入沟槽绝缘膜中的、在上述第四半导体区域的附近的集 电极侧导电区域；与上述发射极区域和上述低电阻区域连接的发射极 电极；和与上述集电极区域连接，并且与上述集电极侧导电区域电连 接的集电极电极。
第4方面的发明的SOI沟槽横型IGBT，其特征在于，包括在支 撑基板上隔着绝缘层设置的第一导电型的半导体层设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 与上述第一半导体区域连接，并且设置于上述第一半导体区域的表面 层的一部分的第二导电型的第三半导体区域；在贯通上述第三半导体 区域并到达上述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设置的栅极电极；在上述第三半导体区域的一部分上、与上述栅极沟槽 连接设置的第一导电型的发射极区域；在上述第三半导体区域的一部 分上、与上述发射极区域邻接设置的第二导电型的低电阻区域；在上 述第一半导体区域的表面层的一部分上、与上述第三半导体区域分离 设置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体 区域；设置于上述第四半导体区域的一部分的第二导电型的集电极区 域；设置在上述第三半导体区域与上述第四半导体区域之间的沟槽； 埋入在上述沟槽内的埋入沟槽绝缘膜；埋入上述埋入沟槽绝缘膜的上 半部内的、在上述第三半导体区域的附近的漂移电位的发射极侧导电 区域；埋入上述埋入沟槽绝缘膜的上半部内的、在上述第四半导体区 域的附近的集电极侧导电区域；与上述发射极区域和上述低电阻区域 连接的发射极电极；和与上述集电极区域连接，并且与上述集电极侧 导屯区域电连接的集电极电极。第5方而的发明的SOI沟槽横型IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域屯阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 —部分的第二导电型的第三半导体区域；在上述第三半导体区域的一 部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于上述第三半导 体区域的一部分的第一导电型的发射极区域；设置于上述第三半导体 区域的一部分，并且设置在上述发射极区域的下侧的第二导电型的低 电阻区域；在上述第三半导体区域的一部分上、与上述发射极区域邻 接设置的第二导电型的高电导度区域在上述第一半导体区域的表面 层的一部分上、与上述第二半导体区域和上述第三半导体区域分离设 置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体区 域；设置于上述第四半导体区域的一部分的第二导电型的集电极区域; 在上述第二半导体区域和上述第三半导体区域与上述第四半导体区域 之间、与上述第四半导体区域分离设置的上层沟槽；从上述上层沟槽 的底向更深位置设置的、比上述上层沟槽的宽度窄的下层沟槽；埋入在上述上层沟槽和上述下层沟槽中的埋入沟槽绝缘膜；埋入上述上层 沟槽内的上述埋入沟槽绝缘膜中的、在上述第三半导体区域的附近的 漂移电位的发射极侧导电区域；与上述发射极区域和上述高电导度区 域连接的发射极电极；和与上述集电极区域连接的集电极电极。第6方面的发明的SOI沟槽横型IGBT，其特征在于，包括在支 撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域在上述第三半导体区域的一 部分的表而上隔着栅极绝缘膜设置的栅极电极；设置于上述第三半导 体区域的一部分的第一导电型的发射极区域；设置于上述第三半导体 区域的一部分，并且设置在上述发射极区域的下侧的第二导电型的低 电阻区域；在上述第三半导体区域的一部分上、与上述发射极区域邻 接设置的第二导电型的高电导度区域；在上述第一半导体区域的表面 层的-'部分上、与上述第二半导体区域和上述第三半导体区域分离设 置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体区 域；设置于上述第四半导体区域的一部分的第二导电型的集电极区域； 在上述第二半导体区域和上述第三半导体区域与上述第四半导体区域 之间、与上述第四半导体区域分离设置的沟槽；埋入在上述沟槽内的 埋入沟槽绝缘膜；埋入上述埋入沟槽绝缘膜的上半部内的、在上述第 三半导体区域的附近的漂移电位的发射极侧导电区域；与上述发射极 区域和上述高电导度区域连接的发射极电极；和与上述集电极区域连 接的集电极电极。第7方面的发明的S0I沟槽横型IGBT，其特征在于，包括在支 撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 与上述第一半导体区域连接，并且设置于上述第一半导体区域的表面 层的一部分的第二导电型的第三半导体区域；在贯通上述第三半导体 区域并到达上述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设置的栅极电极；在上述第三半导体区域的一部分上、与上述栅极沟槽 连接设置的第一导电型的发射极区域；在上述第三半导体区域的一部 分上、与上述发射极区域邻接设置的第二导电型的低电阻区域；在上 述第一半导体区域的表面层的一部分上、与上述第三半导体区域分离设置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体 区域；设置于上述第四半导体区域的一部分的第二导电型的集电极区 域；在上述第三半导体区域与上述第四半导体区域之间、与上述第四 半导体区域分离设置的上层沟槽；从上述上层沟槽的底向更深位置设 .赏的、比上述上层沟槽的宽度窄的下层沟槽；埋入在上述上层沟槽和 上述下层沟槽中的坦入沟槽绝缘膜；埋入上述上层沟槽内的上述埋入 沟槽绝缘膜中的、在上述第三半导体区域的附近的漂移电位的发射极 侧导电区域；与上述发射极区域和上述低电阻区域连接的发射极电极; 和与上述集电极区域连接的集电极电极。第8方面的发明的SOI沟槽横型IGBT，其特征在于，包括在支 搾基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 与上述第一半导体区域连接，并且设置于上述第一半导体区域的表而 层的一部分的第二导电型的第三半导体区域；在贯通上述第三半导体 区域并到达上述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设 置的栅极电极；在上述第三半导体区域的一部分上、与上述栅极沟槽 连接设置的第一导电型的发射极区域；在上述第三半导体区域的一部 分上、与上述发射极区域邻接设置的第二导电型的低电阻区域；在上 述第一半导体区域的表面层的一部分上、与上述第三半导体区域分离设置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体 区域；设置于上述第四半导体区域的一部分的第二导电型的集电极区 域在上述第三半导体区域与上述第四半导体区域之间、与上述第四 半导体区域分离设置的沟槽；埋入在上述沟槽内的埋入沟槽绝缘膜； 埋入上述埋入沟槽绝缘膜的上半部内的、在上述第三半导体区域的附 近的漂移电位的发射极侧导电区域；与上述发射极区域和上述低电阻 区域连接的发射极电极；和与上述集电极区域连接的集电极电极。第9方面的发明的SOI沟槽横型IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半导 体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；在上述第三半导体区域的一 部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于上述第三半导 体区域的一部分的第一导电型的发射极区域；设置于上述第三半导体 区域的一部分，并且设置在上述发射极区域的下侧的第二导电型的低 电阻区域；在上述第三半导体区域的一部分上、与上述发射极区域邻 接设置的第二导电型的高电导度区域；在上述第一半导体区域的表而 层的一部分上、与上述第二半导体区域和上述第三半导体区域分离设 置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体区 域；设置于上述第四半导体区域的一部分的第二导电型的集电极区域； 在上述第二半导体区域和上述第三半导体区域与上述第四半导体区域 之间、与上述第三半导体区域分离设置的上层沟槽；从上述上层沟槽 的底向更深位置设置的、比上述上层沟槽的宽度窄的下层沟槽埋入 在上述上层沟槽和上述下层沟槽中的埋入沟槽绝缘膜；埋入上述上层 沟槽内的上述埋入沟槽绝缘膜中的、在上述第四半导体区域的附近的 集电极侧导电区域；与上述发射极区域和上述高电导度区域连接的发 射极电极；和与上述集电极区域连接，并且与上述集电极侧导电区域 电连接的集电极电极。第10方面的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域； 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；在上述第三半导体区域的一 部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于上述第三半导 体区域的一部分的第一导电型的发射极区域；设置于上述第三半导体区域的一部分，并且设置在上述发射极区域的下侧的第二导电型的低 电阻区域；在上述第三半导体区域的一部分上、与上述发射极区域邻 接设置的第二导电型的髙电导度区域；在上述第一半导体区域的表面 层的一部分上、与上述第二半导体区域和上述第三半导体区域分离设 置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体区 域；设置于上述第四半导体区域的一部分的第二导电型的集电极区域; 在上述第二半导体区域和上述第三半导体区域与上述第四半导体区域 之间、与上述第三半导体区域分离设置的沟槽埋入在上述沟槽内的 埋入沟槽绝缘膜；埋入上述埋入沟槽绝缘膜的上半部内的、在上述第 四半导体区域的附近的集电极侧导电区域；与上述发射极区域和上述 高电导度区域连接的发射极电极；和与上述集电极区域连接，并且与 上述集电极侧导电区域电连接的集电极电极。第11方面的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域; 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；在上述第三半导体区域的一 部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于上述第三半导 体区域的一部分的第一导电型的发射极区域；设置于上述第三半导体 区域的一部分，并且设置在上述发射极区域的下侧的第二导电型的低 电阻区域；在上述第三半导体区域的一部分上、与上述发射极区域邻 接设置的第二导电型的高电导度区域；在上述第一半导体区域的表面 层的一部分上、与上述第二半导体区域和上述第三半导体区域分离设 置的、比上述第一半导体区域电阻率低的第一导电型的第四半导体区 域；设置于上述第四半导体区域的一部分的第二导电型的集电极区域; 在上述第二半导体区域和上述第三半导体区域与上述第四半导体区域 之间、与上述第三半导体区域和上述第四半导体区域分离设置的沟槽; 埋入在上述沟槽内的埋入沟槽绝缘膜；与上述发射极区域和上述高电 导度区域连接的发射极电极；和与上述集电极区域连接的集电极电极。第12方面的发明的SOI沟槽横型IGBT，其特征在于在第1、 2、 5、 6、 9、 10和11中任一方面所述的发明中，上述栅极绝缘膜、上述 栅极电极、上述第三半导体区域、上述低电阻区域、上述发射极区域 和上述髙电导度区域，相对上述埋入沟槽绝缘膜在同一侧分别设置有 多个，相邻的上述发射极区域和上述高电导度区域通过上述发射极电 极相互电连接。第13方面的发明的SOI沟槽横型IGBT，其^^征在于在第3、 4、 7和8中任一方而所述的发明中，上述栅极沟槽、上述栅极绝缘膜、上 述栅极电极、上述第三半导体区域、上述低电阻区域和上述发射极区 域，相对上述埋入沟槽绝缘膜在同一侧分别设置有多个，邻接的上述a ^;4'^面的发明的SOI沟槽横型IGBT，其特征在于:在第l 13中任一方面所述的发明中，上述支撑基板上的上述绝缘层与上述第 -半导体区域之间的上述半导体层，具有对金属污染的消除效果。 第15方而的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域; 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；设置于上述第三半导体区域 的一部分的第一导电型的发射极区域；在上述第二半导体区域与上述 发射极区域之间的上述第三半导体区域的表面上隔着栅极绝缘膜设置 的栅极电极；在上述第一半导体区域的表面层的一部分上、与上述第 二半导体区域和上述第三半导体区域分离设置的、比上述第一半导体 区域电阻率低的第一导电型的第四半导体区域；设置于上述第四半导 体区域的一部分的第二导电型的集电极区域；设置在上述第二半导体 区域和上述第三半导体区域与上述第四半导体区域之间的沟槽；埋入 在上述沟槽中的埋入沟槽绝缘膜；埋入上述沟槽内的上述埋入沟槽绝 缘膜中的、在上述第三半导体区域与上述第一半导体区域的pn结的附 近的漂移电位的发射极侧导电区域；埋入上述沟槽内的上述埋入沟槽绝缘膜中的、在上述第四半导体区域与上述第一半导体区域的界面的附近的集电极侧导电区域；与上述发射极区域连接的发射极电极；和 与上述集电极区域连接，并且与上述集电极侧导电区域电连接的集电 极电极。第16方面的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域; 与上述第一半导体区域连接，并且设置于上述第一半导体区域的表面 层的一部分的第二导电型的第三半导体区域；在贯通上述第三半导体 区域井到达上述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设 置的栅极电极；在上述第三半导体区域的一部分上、与上述栅极沟槽 连接设置的第一导电型的发射极区域；在上述第一半导体区域的表而 层的一部分上、与上述第三半导体区域分离设置的、比上述第一半导 体区域的电阻率低的第一导电型的第四半导体区域；设置于上述第四 半导体区域的一部分的第二导电型的集电极区域；设置在上述第三半 导体区域与上述第四半导体区域之间的沟槽；埋入在上述沟槽中的埋 入沟槽绝缘膜；埋入上述沟槽内的上述埋入沟槽绝缘膜中的、在上述 第三半导体区域与上述第一 半导体区域的pn结的附近的漂移电位的发 射极侧导电区域；埋入上述沟槽内的上述埋入沟槽绝缘膜中的、在上 述第四半导体区域与上述第一半导体区域的界面的附近的集电极侧导 电区域；与上述发射极区域连接的发射极电极；和与上述集电极区域 连接，并且与上述集电极侧导电区域电连接的集电极电极。第17方面的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域; 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；设置于上述第三半导体区域 的一部分的第一导电型的发射极区域；在上述第二半导体区域与上述 发射极区域之间的上述第三半导体区域的表面上隔着栅极绝缘膜设置的栅极电极；在上述第一半导体区域的表面层的一部分上、与上述第 二半导体区域和上述第三半导体区域分离设置的、比上述第一半导体 区域电阻率低的第一导电型的第四半导体区域设置于上述第四半导 体区域的一部分的第二导电型的集电极区域；在上述第二半导体区域 和上述第三半导体区域与上述第四半导体区域之间、与上述第四半导 体区域分离设置的沟槽；埋入在上述沟槽中的埋入沟槽绝缘膜；埋入 上述沟槽内的上述埋入沟槽绝缘膜中的、在上述第三半导体区域与上 述第一半导体区域的pn结的附近的漂移电位的发射极侧导电区域；与 上述发射极区域连接的发射极电极；和与上述集电极区域连接的集电 极电极。第18方而的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域; 与上述第一半导体区域连接，并且设置于上述第一半导体区域的表面 层的一部分的第二导电型的第三半导体区域；在贯通上述第三半导体 区域并到达上述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设 置的栅极电极；在上述第三半导体区域的一部分上、与上述栅极沟槽 连接设置的第一导电型的发射极区域；在上述第一半导体区域的表面 层的一部分上、与上述第三半导体区域分离设置的、比上述第一半导 体区域的电阻率低的第一导电型的第四半导体区域；设置于上述第四 半导体区域的一部分的第二导电型的集电极区域；在上述第三半导体 区域与上述第四半导体区域之间、与上述第四半导体区域分离设置的 沟槽；埋入在上述沟槽中的埋入沟槽绝缘膜；埋入上述沟槽内的上述 埋入沟槽绝缘膜中的、在上述第三半导体区域与上述第一半导体区域 的pn结的附近的漂移电位的发射极侧导电区域；埋入上述沟槽内的上 述埋入沟槽绝缘膜中的、在上述第四半导体区域与上述第一半导体区 域的界面的附近的集电极侧导电区域；与上述发射极区域连接的发射 极电极；和与上述集电极区域连接的集电极电极。第19方面的发明的SOI沟槽横型IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域;设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；设置于上述第三半导体区域 的一部分的第一导电型的发射极区域；在上述第二半导体区域与上述 发射极区域之间的上述第三半导体区域的表面上隔着栅极绝缘膜设置 的栅极电极；在上述第一半导体区域的表面层的一部分上、与上述第 二半导体区域和上述第三半导体区域分离设置的、比上述第一半导体 区域电阻率低的第一导电型的第四半导体区域；设置于上述第四半导 体区域的一部分的第二导电型的集电极区域；在上述第二半导体区域 和上述第三半导体区域与上述第四半导体区域之间、与上述第三半导 体区域分离设置的沟槽；埋入在上述沟槽中的埋入沟槽绝缘膜；埋入 上述沟槽内的上述埋入沟槽绝缘膜中的、在上述第四半导体区域与上 述第一半导体区域的界面的附近的集电极侧导电区域；与上述发射极 区域连接的发射极电极；和与上述集电极区域连接，并且与上述集电 极侧导屯区域电连接的集电极电极。第20方而的发明的SOI沟槽横型IGBT，其特征在于，包括在 支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在上述半 导体层上、比上述半导体层电阻率高的第一导电型的第一半导体区域; 设置在上述第一半导体区域的表面层的一部分、比上述第一半导体区 域电阻率低的第一导电型的第二半导体区域；与上述第一半导体区域 和上述第二半导体区域连接且设置于上述第一半导体区域的表面层的 一部分的第二导电型的第三半导体区域；设置于上述第三半导体区域 的一部分的第一导电型的发射极区域；在上述第二半导体区域与上述 发射极区域之间的上述第三半导体区域的表面上隔着栅极绝缘膜设置 的栅极电极；在上述第一半导体区域的表面层的一部分上、与上述第 二半导体区域和上述第三半导体区域分离设置的、比上述第一半导体 区域电阻率低的第一导电型的第四半导体区域；设置于上述第四半导 体区域的一部分的第二导电型的集电极区域；在上述第二半导体区域 和上述第三半导体区域与上述第四半导体区域之间、与上述第三半导 体区域和上述第四半导体区域分离设置的沟槽；埋入在上述沟槽内的埋入沟槽绝缘膜；与上述发射极区域连接的发射极电极；和与上述集电极区域连接的集电极电极。根据上述第1 20方面的发明，通过形成沟槽，保持耐压的部分相对晶片表面设置在垂直方向上。由此，漂移区域在晶片的深度方向弯折并引出到晶片表面，所以实效的漂移长度增加。因此，即使实效的漂移长度与现有为同等长度，元件所需表面积也激剧减少。由此， 每单位面积的导通电阻降低。此外，根据上述第1、 2、 3、 4、 9、 10、 15、 16和19方面的发明， 由于集电极侧导电区域与集电极电极为同电位，第四半导体区域即与 埋入沟槽绝缘膜相接的集电极侧的漂移区域的界面变得难以损耗，所 以能够起到维持电压的作用。此外，根据上述第1、 2、 3、 4、 5、 6、 7、 8、 15、 16、 17和18 方而的发明，通过发射极侧导电区域和埋入沟槽绝缘膜，在埋入沟槽 绝缘膜的发射极侧产生的横电场被屏蔽，在通过第一半导体区域和第 三半导体区域形成的PN结发生的电场被缓和，所以很难引发电破坏。 此外，发射极侧导电区域的电位为漂移电位，由此与使发射极侧导电 区域的电位为发射极电位的情况相比，元件的开关速度变快。这是山 于在发射极侧导电区域与第一半导体区域之间形成的电容并没有成为 相对形成于IGBT的集电极一发射极之间的电容并联连接的电容，不使 IGBT的集电极一发射极间电容增加的缘故。这里，发射极侧导电区域与第一半导体区域之间的电位差，由集 电极侧导电区域与发射极侧导电区域之间的电容，和发射极侧导电区 域与第一半导体区域之间的电容的静电耦合所决定。当发射极侧导电 区域和第一半导体区域之间的绝缘膜的厚度(参照图1，图1的D1) 与集电极侧导电区域与发射极侧导电区域之间的绝缘膜的厚度(参照 图1，在图1中2D2+2D3)相比非常小的情况下，发射极侧导电区域 的电位接近接地电位。此外，根据上述第12和13方面的发明，因为对由一个第一半导 体区域构成的漂移区域设置有多个沟道，所以能够得到高的电流能力。此外，根据上述第14方面的发明，通过离子注入和热扩散在支撑 基板上形成隔着绝缘层设置的半导体层，由此该半导体层成为对金属污染的消除(getter)层，所以能够得到对金属污染的消除效果。因此， 栅极绝缘膜的可靠性提高。此外，根据上述第1 20方面的发明，在支撑基板上隔着绝缘层 设置的半导体层，抑制与其上的第一半导体区域的界面以及与其下的 绝缘层的界面中的缺陷的影响，并且抑制来自支撑基板的损耗效果。 由此，第一半导体区域作为块(bulk)层发挥功能。而且，由于该绝缘层上的半导体层的掺杂浓度高，所以载流子的 寿命短。为此，对应于埋入沟槽绝缘膜的底与绝缘层上的半导体层之 间的距离，控制从集电极注入的载流子的寿命，保持元件的逆恢复吋 间与导通电阻的平衡。依据本发明，起到获得以下IGBT的效果其具有与使用现有的 SOI基板的横型半导体装置同等以上的耐压和电流驱动能力，并且闭锁 容量高，而且每单位面积的导通电阻低。此外，通过使用SOI基板， 起到能够容易地与CMOS设备集成的效果。


图1表示实施方式1的IGBT的结构的截面图。图2表示在实施方式1的IGBT的制造中使用的SOI晶片的设备 晶片的制造过程中，在作为漂移区域的半导体晶片的表面形成屏蔽氧 化膜，注入砷离子的状态的截面图。图3是接着图2所示的状态，表示在半导体晶片的表面由砷离子 的注入而形成有少数载流子抵消层的状态的截面图。图4是接着图3所示的状态，表示除去屏蔽氧化膜，完成由漂移 区域和少数载流子抵消层构成的设备晶片的形成后的状态的截面图。图5表示在实施方式1的IGBT的制造中使用的SOI晶片的处理 晶片(handle wafer)的制造过程中，准备有处理晶片的支撑基板的状 态的截面图。图6是接着图5所示的状态，表示在处理晶片的支撑基板表面形 成绝缘层，完成处理晶片的形成后的状态的截面图。图7是接着图4和图6所示的状态，表示使设备晶片和处理晶片 —体化作为SOI晶片的状态的截面图。图8是接着图7所示的状态，表示将一体化后的SOI晶片的漂移 区域研磨至规定的厚度，完成在实施方式1的IGBT的制造中使用的 SOI晶片的形成后的状态的截面图。图9是表示实施方式1的IGBT的断开耐压的击穿(breakdown) 电压与漂移区域的掺杂浓度的关系的一个例子的特性图。图10是表示实施方式1的IGBT的击穿吋的静电电位分布的一个 例子的电位分布图。图11是表示使图1所示结构的极性反转后的IGBT的结构的截面图。图12是表示实施方式2的IGBT的结构的截面图。图13是表示使图12所示结构的极性反转后的IGBT的结构的截面图。图14是表示实施方式3的IGBT的结构的截面图。图15是表示使图14所示结构的极性反转后的IGBT的结构的截而图。图16是表示实施方式4的IGBT的结构的截面图。图17是表示使图16所示结构的极性反转后的IGBT的结构的截而图。图18是表示实施方式5的IGBT的结构的截面图。图19是表示使图18所示结构的极性反转后的IGBT的结构的截面图。图20是表示实施方式6的IGBT的结构的截面图。图21是表示使图20所示结构的极性反转后的IGBT的结构的截面图。图22是表示实施方式7的IGBT的结构的截面图。图23是表示使图22所示结构的极性反转后的IGBT的结构的截面图。图24是表示实施方式8的IGBT的结构的截面图。图25是表示使图24所示结构的极性反转后的IGBT的结构的截面图。图26是表示实施方式9的IGBT的结构的截面图。图27是表示使图26所示结构的极性反转后的IGBT的结构的截面图。图28是表示实施方式10的IGBT的结构的截面图。图29是表示使图28所示结构的极性反转后的IGBT的结构的截面图30是表示实施方式11的IGBT的结构的截面图。图31是表示使图30所示结构的极性反转后的IGBT的结构的截面图32是表示实施方式12的IGBT的结构的截面图。图33是表示反转图32所示结构的极性后的IGBT的结构的截而图。图34是表示实施方式13的IGBT的结构的截而图。图35是表示使图34所示结构的极性反转后的IGBT的结构的截而图。图36是表示实施方式14的IGBT的结构的截而图。图37是表示使图36所示结构的极性反转后的IGBT的结构的截面图。图38是表示实施方式15的IGBT的结构的截面图。图39是表示使图38所示结构的极性反转后的IGBT的结构的截面图。图40是表示实施方式16的IGBT的结构的截面图。图41是表示使图40所示结构的极性反转后的IGBT的结构的截面图。图42是表示实施方式17的IGBT的结构的截面图。图43是表示使图42所示结构的极性反转后的IGBT的结构的截面图。图44是表示实施方式18的IGBT的结构的截面图。图45是表示使图44所示结构的极性反转后的IGBT的结构的截面图。图46是表示实施方式19的IGBT的结构的截面图。图47是表示使图46所示结构的极性反转后的IGBT的结构的截面图48是表示图46所示结构的IGBT的主要部分的平面布局图。 图49表示使用现有的厚膜SOI基板制作的IGBT的截面结构的图。 图50表示现有的横型MOS晶体管的截面结构的图。 符号说明la、 lb支撑基板 2绝缘层3a、 3c第一半导体区域(漂移区域)3b、 3d第二半导体区域(阱区)4a、 4b第三半导体区域(基极区域)5a、 5c低电阻区域5b、 5d高电导度区域(基极接触区域)6a、 6b发射极区域7发射极电极8a、 8b栅极电极9a、 9b栅极绝缘膜9c绝缘膜10集电极电极lla、 lib第四半导体区域(缓冲区域) 12a、 12b集电极区域 13a、 13b半导体层(少数载流子抵消层) 14集电极侧导电区域(集电极侧场电极) 15发射极侧导电区域(发射极侧场电极) 16a上层沟槽 16b下层沟槽 16c 沟槽17埋入沟槽绝缘膜 19栅极沟槽具体实施方式
以下，参照附图对本发明的IGBT的优选实施方式进行详细的说明。并且，在以下的实施方式的说明和全部的附图中，同样的结构标 注相同的符号，省略重复的说明。 实施方式l图1是表示实施方式1的IGBT的截面图。如图1所示，在实施方 式1中使用SOI基板制作n沟道IGBT。 SOI基板为在p支撑基板la 上依次层叠有由氧化膜等构成的绝缘层2、 n+少数载流子抵消层13a和 n漂移区域3a的结构。n—漂移区域3a的电阻率比n+少数载流子抵消层13a的电阻率高。 因此，n+少数载流子抵消层13a具有对金属离子污染的消除(gettering) 效果，兼作消除层。iT漂移区域3a相当于第一半导体区域，n+少数载 流子抵消层13a相当于在支撑基板上隔着绝缘层设置的半导体层。在n'漂移区域3a的表而层的一部分设置有n阱区3b。 n阱区3b 与n—漂移区域3a相比，更高浓度地掺杂，具有比n—漂移区域3a低的 l乜阻率。因此，抑制由后述的与p基极区域4a的JFET (结型FET) 效果引起的n阱区3b的电阻的增大。p基极区域4a在n—漂移区域3a的表面层的一部分，与n—漂移区域 3a和n阱区3b连接设置。n阱区3b和p基极区域4a分别相当于第二 半导体区域和第三半导体区域。在p基极区域4a的一部分和n阱区3b的表面上，隔着栅极绝缘 膜9a设置有栅极电极8a。栅极电极8a例如可以由导电性多晶硅构成。 在图中，为了实现电容的降低在n阱区3b的表面上形成有厚的绝缘膜 9c，其上设置有栅极电极8a。在p基极区域4a的另一部分，设置有？+ 电阻区域5a和p+基极接触区域5b。在p+低电阻区域5a的一部分设置 有n+发射极区域6a。 n+发射极区域6a以与栅极电极8a的p基极区域 侧端部(在图1中，n+发射极区域6a上的端部)匹配的方式设置。栅 极电极8a可以设置在n阱区3b与n+发射极区域6a之间的p基极区域 4a的表面上，未必一定要设置在n阱区3b上。当栅极电压超过阈值电压时，在n+发射极区域6a与n阱区3b之 间的p基极区域4a与栅极绝缘膜9a的界面上形成沟道。在p基极区 域4a中，p+低电阻区域5a以占据n+发射极区域6a的下侧的方式形成， p+基极接触区域5b与n+发射极区域6a邻接设置。p+基极接触区域5b相当于高电导度区域。如本实施方式所示，优选p+低电阻区域5a以在 n+发射极区域6a的下侧占据不影响阈值电压的范围的方式形成，但是 也可以形成在n+发射极区域6a的下侧的一部分。在栅极电极8a的p基极区域侧端部的外侧，设置有与该端部相接， 由氧化膜或氮化膜构成的栅极侧壁隔板(spacer)区域18。利用该栅极 侧壁隔板区域18， p+低电阻区域5a以不进入形成沟道的区域的方式形 成。由此，p+低电阻区域5a不会对形成沟道的栅极电压的阈值造成影 响。并且，在rf漂移区域3a的表面层的一部分，与n阱区3b和p基 极区域4a分离设置有n缓冲区域lla。 n缓冲区域lla与n—漂移区域 3a相比，更高浓度地掺杂，具有比n-漂移区域3a低的电阻率。n缓冲区域lla相当于第四半导体区域，与n—漂移区域3a和n阱 区3b—起成为保持设各的耐压的漂移区域。这样，本设备为具有n缓 沖区域lla的穿通(punchthrough)型的IGBT。在n缓沖区域lla的一部分设置有p+集电极区域12a，通过n缓冲 区域lla从n—漂移区域3a隔离。p+集电极区域12a为用于电导度调制 的载流子注入区域。n缓沖区域11a控制从p+集电极区域12a注入的电 导度调制载流子量，与元件导通电阻和关断损耗(tumoffloss)的权衡 有关。在n阱区3b以及p基极区域4a与n缓冲区域lla之间，上层沟 槽16a从SOI基板表面形成至比p基极区域4a更深，到达rf漂移区域 3a的位置。并且，从上层沟槽16a的底开始，比上层沟槽16a宽度窄 的下层沟槽16b形成至更深的位置。这些上层沟槽16a和下层沟槽16b通过氧化膜等埋入沟槽绝缘膜 17埋住。埋入沟槽绝缘膜17在上层沟槽16a的发射极侧侧壁中，与 rf漂移区域3a、 p基极区域4a以及p+基极接触区域5b相接。在埋入沟槽绝缘膜17内的、上层沟槽16a的发射极侧侧壁的附近， 由导电性多晶硅等构成的发射极侧场电极15以电漂移状态被埋入。发 射极侧场电极15可以跨由p基极区域4a和n—漂移区域3a形成的PN 结面的上下而设置。发射极侧场电极15相当于发射极侧导电区域。并且，埋入沟槽绝缘膜17，在上层沟槽16a的集电极侧侧壁中，与n—漂移区域3a和n缓冲区域lla相接。在埋入沟槽绝缘膜17内的、 上层沟槽16a的集电极侧侧壁的附近，设置有由导电性多晶硅等构成 的集电极侧场电极14。集电极侧场电极14相当于集电极侧导电区域， 电连接于通过内部配线或者外部配线与p+集电极区域12a接触设置的 集电极电极IO，与集电极电极10为同电位。集电极侧场电极14防止上层沟槽16a与n—漂移区域3a和n缓冲 区域lla的界面的损耗，有助于设备的高耐压化。也就是说，通过设 置集电极侧场电极14，能够实现设备的高耐压化。集电极侧场电极14 可以跨与n—漂移区域3a和n缓冲区域lla的界面的上下而设置。与n+发射极区域6a和p+基极接触区域5b这两者接触，将p+基极 接触区域5b和n+发射极区域6a短路设置有发射极电极7。在图1中， 符号20表示在制造吋，为了降低对栅极绝缘膜9a的等离子体蚀刻损 害而设置的氧化膜等绝缘膜覆盖层，符号21表示层间绝缘膜。在以上的结构中，得到使电导度调制载流子迂回的迂回结构的栅 极构造。B卩，从p+集电极区域12a注入的载流子的一部分，通过p基 极区域4a与rf漂移区域3a的界面、p基极区域4a和p+基极接触区域 5b，到达发射极电极7。从p+集电极区域12a注入的其他载流子，通过n阱区3b、 p基极 区域4a与栅极绝缘膜9a的界面的表面沟道、p+低电阻区域5a和p+基 极接触区域5b，到达发射极电极7。通过这样的迂回结构，设备很难 被闭锁，提高抗闭锁能力。接着，参照图2 图8对图1所示结构的设备的制造程序进行说明。 首先，如图2所示，在由作为n-漂移区域3a的n'半导体构成的晶片的 表面形成屏蔽(screen)氧化膜31。从其上离子注入作为n型杂质的 As (砷)并进行热扩散，如图3所示，在晶片表面形成n+少数载流子 抵消层13a。并且，如图4所示，除去屏蔽氧化膜31。至此，完成设 备晶片。另一方面，如图5所示，准备p支撑基板la。然后如图6所示， 在p支撑基板la的表面形成氧化膜等绝缘层2，作为处理晶片。接着， 如图7所示，使处理晶片的绝缘层2的表面与设备晶片的n+少数载流 子抵消层13a的表面贴合。这时，设备晶片和处理晶片隔着设备晶片的表面的自然氧化膜被结合而一体化。然后，如图8所示，将一体化 后的SOI晶片的n'漂移区域3a研磨至规定的厚度。至此，SOI晶片完 成。关于以后的制造程序，没有特别图示，但是接下来通过磷等的离 子注入，在SOI晶片的表面，即n'漂移区域3a的被研磨的表面形成作 为n阱区3b和n缓冲区域lla的n扩散层。接下来，进行硼等的离子 注入，并进行热扩散形成p基极区域4a。接着，形成沟槽蚀刻用的硬掩膜，通过沟槽蚀刻形成下层沟槽16b。 通过牺牲氧化等除去沟槽蚀刻的损害后，在晶片的整个面上堆积氧化 膜等绝缘膜。通过CMP使堆积的绝缘膜表面平坦化之后，形成沟槽蚀刻用的硬 掩膜,通过进行下层沟槽16b的两侧壁的上部的蚀刻形成上层沟槽16a。 迎过牺牲氧化等除去沟槽蚀刻的损害后，在上层沟槽16a的侧壁和底 面堆积氧化膜等绝缘膜。接着，在上层沟槽16a堆积导电性多晶硅。对堆积的导电性多晶硅膜进行回蚀(etchback)之后，在晶片整个 面上堆积氧化膜等绝缘膜并通过CMP进行平坦化。之后，留下沟槽16a 和沟槽16b上的绝缘膜，使晶片表面露出。在露出的晶片表面上，将 氮化膜作为掩膜使用，形成作为绝缘膜9c的LOCOS氧化膜。接着，在其上成长作为栅极绝缘膜9a的氧化膜。在该栅极绝缘膜 9a和绝缘膜9c上，堆积300 400nm厚度的作为栅极电极8a的掺杂多 晶硅。进一步在其上，堆积300 500rnn厚度的作为绝缘膜覆盖层20的 氧化膜等。由于存在该绝缘膜覆盖层20，因此在本实施方式中，作为 栅极电极8a的掺杂多晶硅的厚度能够薄至300 400nm，容易实现LV (低电压)CMOS设备与栅极多晶硅的共通化。接着，通过RIE (活性离子蚀刻)，形成由绝缘膜覆盖层20、栅极 电极8a和栅极绝缘膜9a构成的栅层叠(gatestack)结构。这时，通过 设置作为绝缘膜覆盖层20的氧化膜等，降低对栅极绝缘膜9a的等离 子体蚀刻损害。在进行遮蔽氧化(shadow oxidation)之后，通过自我对准(自我 匹配技术)进行砷等的离子注入，形成n+发射极区域6a。接着，在栅层叠结构的侧面形成栅极侧壁隔板区域18。这时，需要使栅极侧壁隔 板区域18的厚度为150 200nm左右。这是为了在接下来的硼的离子 注入工序中，抵消硼离子的横向飞行距离，抑制对形成沟道的栅极电 压的阈值带来影响。之后，以例如70 卯keV的高能量和lX10" 3X10"cm^的剂量 进行硼的离子注入，在n+发射极区域6a的下面形成p+低电阻区域5a。 这吋，通过绝缘膜覆盖层20和栅极电极8a阻止向沟道区域的硼离子 的注入，保护沟道区域。接着，通过硼的离子注入形成p+基极接触区域5b和p+集电极区域 12a。接着，在晶片整个而上堆积层间绝缘膜21，通过CMP (化学机 械研磨)使上表面平坦化。然后，在平坦化后的层间绝缘膜21上开接 触孔，溅射金属，形成发射极电极7和集电极电极10，完成前段工序。然而，关于上述SOI晶片的制作，有如下的报告。首先，是关于抑制OSF (氧化导入层叠缺陷)和BMD (体微缺陷 Bulk Micro Defect)的发生的报告。在基于提拉法(Czochralski method) 的晶片引出过程中形成的原子空穴与晶格间原子的平衡，例如由于以 高剂量注入硼离子而被破坏。因此，如果以卯O'C以下的温度进行离子 注入后的最初的退火处理，会导致OSF和BMD大量发生。作为其对策，^才:/^一Sy 年厶(Jeong-MinKim)等在"tf、 厶一匕、工7 才:/廿一7j; 一yy;i — 7卜 ^^7工夕、乂 , y 厶匕，求口y—F—:/K 夕y 7夕/k乂(Behaviorof Thermally Induced Defects in Heavily Boron — Doped Silicon Crystals )"(应用物理的日本杂志(Japanese Journal of Applied Physics), 2001年3月，第40巻，第1部，第3A号，p.l370-1374)中，报告有 当以高温(1050'C)进行最初的退火处理时，能够抑制OSF和BMD 的发生。此外，关于晶片彼此的结合，报告如下。当制作贴合SOI晶片时，贴合的晶片的表面为晶片彼此的结合所 需的镜面品质的表面。作为硅晶片彼此的结合的机构，公知的是晶片 彼此通过吸附在相互的表面的"Si-OH-"的1120形成为一体。关于此，7x乂iJOP (R.Stengl)等在"7 乇浐少7才7 f 卜y〕/ 7工八求乂y^ y歹 y口i 7 (A Model for the Silicon Wafer Bonding Process)"(应用物理的日本杂志(J叩anese Journal of Applied Physics), 1989年10月，第28巻，第10号， p.1735-1741)中，报告有当加热到200'C以上吋，水分子变成四聚体簇(tetramer cluster),当加热到700'C以上时，水簇蒸发，通过"Si-O-Si" 晶片彼此结合。再者，还报告有在1100'C被加热时，SOI晶片的绝缘 层(坦入氧化膜层)逆流，晶片彼此的结合强度更进一步提高。此外，晶片彼此的结合，如果在该结合前的镜面品质的晶片表面 上存在羟基("-OH")则能够实现。匕口7年 匕$ (Hiroaki Himi) 等在"〉y〕:/ 々工八 ^一l^夕卜求VfO,卜/、一 K'口 7 Y y 、乂夕氺一 :/ 才年步^T 乂 (Silicon Wafer Direct Bonding without Hydrophilic Native Oxides)"(应用物理的日本杂 志(Japanese Journal of Applied Physics), 1994年1月，第33巻，第l 部，第IA号，p.6-10)中，报告有关于将刚经过高浓度氟酸处理之后 的设备晶片浸入脱离子水中，将附着在设备基板的表面的而密度高的"-F"置换为"-OH"后，使设各晶片与形成有绝缘层的处理晶片结合 的方法。在本实施方式中，当制作SOI晶片吋，能够适用上述三个报告。 依据上述的实施方式1的结构，在确保200V等级的耐压的情况下， 能够使图1所示结构的设备间距为12阿以下，将n—漂移区域3a的厚 度抑制在20jim以下，所以图1所示结构的设备间距变为图49所示的 现有设备的单元间距(25Mm)的一半以下。此外，图l所示结构的单 位单元设备的电流驱动能力通过设备结构和制造程序的优化，变为与 现有的横型设备的电流驱动能力相同程度。因此，在图1所示结构的 设备中，每单位面积的导通电阻为现有设备的导通电阻(500mn ，mm2) 的一半的250mQ 皿112左右。作为一个例子，将在图1所示的结构中，使Dl为0.5拜、D2为 0.6nm、 2D3为1.8拜、n—漂移区域3a的厚度为12拜或者16阿时的 设备的断开耐压(击穿电压)与n'漂移区域3a的掺杂浓度的关系示于 图9。此夕卜，将在图l所示的结构中，使D1为0.5拜、D2为0.6pm、 2D3为1.8nm、 n—漂移区域3a的厚度为16拜、iT漂移区域3a的掺杂浓度为3X10"cn^时的击穿时的静电电位分布示于图10。在图IO中，X 表示设备的横方向的尺寸，Y表示设备的纵方向的尺寸。
图ll是表示使图l所示结构的n沟道IGBT的极性反转后的p沟 道IGBT。关于该p沟道IGBT，在上述实施方式l的说明中，将p支 撑基板la、 n+少数载流子抵消层13a、 n—漂移区域3a、 n阱区3b和p 基极区域4a分别替换为n支撑基板lb、 p+少数载流子抵消层13b、 p一 漂移区域3c、 p阱区3d和n基极区域4b。
此外，将p+低电阻区域5a、 p+基极接触区域5b、 n+发射极区域6a、 n缓冲区域lla和p+集电极区域12a分别替换为n+低电阻区域5c、 n+ 基极接触区域5d、 p+发射极区域6b、 p缓冲区域lib和n+集电极区域 12b。此外，关于制造程序的注入离子种类，调换n型杂质和p型杂质。
实施方式2
图12和图13分别是表示实施方式2的n沟道IGBT和p沟道IGBT 的截而图。如图12和图13所示，实施方式2的IGBT是在实施方式1 的IGBT中，相对各个单一的漂移区域3a、 3c具有多个(图示的例子 中为2个)沟道，具有高电流能力的结构。
具体而言，在图12所示的n沟道IGBT的情况下，在埋入沟槽绝 缘膜17的发射极侧，夹着n阱区3b设置有多个，例如两个p基极区 域4a。在各p基极区域4a内，设置有p+低电阻区域5a、 p+基极接触区 域5b和n+发射极区域6a。并且，在各n+发射极区域6a和n阱区3b 之间的p基极区域4a上，设置有由栅极绝缘膜9a和栅极电极8a构成 的平面栅结构，在各p基极区域4a和与其相对的栅极绝缘膜9a的界 面上形成沟道。
此外，相邻的n+发射极区域6a和p+基极接触区域5b通过发射极 电极7相互电连接。其他的结构与实施方式1的IGBT的结构相同，因 此省略说明。
在图13所示的p沟道IGBT的情况下，进行与实施方式1同样的 极性的替换。 实施方式3
图14和图15分别是表示实施方式3的n沟道IGBT和p沟道IGBT 的截面图。如图14和图15所示，实施方式3的各IGBT在实施方式1的各IGBT中，从晶片表面至沟槽底设置有一定宽度的沟槽16c，代替 上层沟槽16a和下层沟槽16b，其中埋入有埋入沟槽绝缘膜17。其他 的结构与实施方式1的IGBT的结构相同，因此省略说明。 实施方式4
图16和图17分别是表示实施方式4的n沟道IGBT和p沟道IGBT 的截面图。如图16和图17所示，实施方式4的各IGBT是将实施方式 2和实施方式3对应的极性的IGBT分别组合的IGBT。艮卩，相对各个 单一的漂移区域3a、 3c具有多个(图示的例子中为两个)沟道，并且 从晶片表面至沟槽底设置有一定宽度的沟槽16c，其中埋入有埋入沟槽 绝缘膜17。其他的结构与实施方式2的IGBT的结构和实施方式3的 IGBT的结构相同，因此省略说明。
实施方式5
图18和图19分别是表示实施方式5的n沟道IGBT和p沟道IGBT 的截而图。如图18和图19所示，实施方式5的各IGBT是具有沟槽栅 结构以代替实施方式1的各IGBT的平面栅结构的IGBT，具有难以闭 锁的优点。
具体而言，在图18所示的n沟道IGBT的情况下，从晶片表面开 始贯通p基极区域4a并到达n-漂移区域3a的栅极沟槽19，与坦入沟 槽绝缘膜17分离，并且与p基极区域4a相接而形成。在栅极沟槽19 的内侧，隔着栅极绝缘膜9b埋入有栅极电极8b。在p基极区域4a的 一部分，n+发射极区域6a与栅极沟槽19相接设置。
此外，在p基极区域4a的一部分，p+低电阻区域5a与n+发射极 区域6a邻接设置。发射极电极7与n+发射极区域6a和p+低电阻区域 5a这两者接触，将p+低电阻区域5a和n+发射极区域6a短路。并且， 在实施方式5的IGBT中，未设置与p基极区域4a相接的n阱区3b。 其他的结构与实施方式l的IGBT的结构相同，因此省略说明。
在图19所示的p沟道IGBT的情况下，进行与实施方式1同样的 极性的替换。
实施方式6
图20和图21分别是表示实施方式6的n沟道IGBT和p沟道IGBT 的截面图。如图20和图21所示，实施方式6的IGBT是在实施方式5的IGBT中，相对各个单一的漂移区域3a、 3c具有多个(图示的例子 中为3个)沟道，具有高电流能力的结构。其他的结构与实施方式5 的IGBT的结构相同，因此省略说明。 实施方式7
图22和图23分别是表示实施方式7的n沟道IGBT和p沟道IGBT 的截面图。如图22和图23所示，实施方式7的各IGBT在实施方式5 的IGBT中，从晶片表面至沟槽底设置有一定宽度的沟槽16c，代替上 层沟槽16a和下层沟槽16b，其中埋入有埋入沟槽绝缘膜17。其他的 结构与实施方式5的IGBT的结构相同，因此省略说明。
实施方式8
图24和图25分别是表示实施方式8的n沟道IGBT和p沟道IGBT 的截而图。如图24和图25所示，实施方式8的各IGBT是将实施方式 6和实施方式7对应的极性的IGBT分别组合的IGBT。即，相对各个 单一的漂移区域3a、 3c具有多个(图示的例子中为3个)沟道，并且 从晶片表而至沟槽底设置有一定宽度的沟槽16c，其中埋入有埋入沟槽 绝缘膜17。其他的结构与实施方式6的IGBT的结构和实施方式7的 1GBT的结构相同，因此省略说明。
实施方式9
图26和图27分别是表示实施方式9的n沟道IGBT和p沟道IGBT 的截面图。如图26和图27所示，实施方式9的各IGBT是在实施方式 1的各IGBT中，未设置集电极侧场电极14的IGBT。并且，在n沟道 IGBT中，将上层沟槽16a和n缓冲区域lla分离，在上层沟槽16a与 n缓冲区域lla之间夹着rf漂移区域3a，由此抑制由n缓冲区域lla 和if漂移区域3a的界面的损耗引起的对设备的耐压的影响。
同样地，在p沟道IGBT中，将上层沟槽16a和p缓冲区域lib 分离，在这之间夹着p—漂移区域3c，由此抑制由p缓冲区域llb和p— 漂移区域3c的界面的损耗引起的对设备的耐压的影响。因此，实施方 式9的各IGBT的设备间距比实施方式1的各IGBT的设备间距稍长， 但是比图49所示的现有的设备的单元间距短。
此外，实施方式9的各IGBT的单位单元设备的电流驱动能力，通 过设备结构和制造程序的优化，变为与现有的横型设备的电流驱动能力相同程度，因此实施方式9的各IGBT的每单位面积的导通电阻比现 有的设备的导通电阻小，并且短路容量上升。其他的结构与实施方式1 的IGBT的结构相同，因此省略说明。 实施方式10
图28和图29分别是表示实施方式10的n沟道IGBT和p沟道IGBT 的截面图。如图28和图29所示，实施方式10的IGBT是在实施方式 9的IGBT中，相对各个单一的漂移区域3a、 3c具有多个(图示的例 子中为两个)沟道，具有高电流能力的结构。其他的结构与实施方式9 的IGBT的结构相同，因此省略说明。
实施方式ll
图30和图31分别是表示实施方式11的n沟道IGBT和p沟道IGBT 的截面图。如图30和图31所示，实施方式11的各IGBT在实施方式 9的各IGBT中，从晶片表面至沟槽底设置有一定宽度的沟槽16c，代 替上层沟槽16a和下层沟槽16b，其中埋入有埋入沟槽绝缘膜17。其 他的结构与实施方式9的IGBT的结构相同，因此省略说明。
实施方式12
图32和图33分别是表示实施方式12的n沟道IGBT和p沟道IGBT 的截面图。如图32和图33所示，实施方式12的各IGBT是将实施方 式10和实施方式11对应的极性的IGBT分别组合的IGBT。即，相对 各个单一的漂移区域3a、 3c具有多个(图示的例子中为两个)沟道， 并且从晶片表面至沟槽底设置有一定宽度的沟槽16c,其中埋入有埋入 沟槽绝缘膜17。其他的结构与实施方式10的IGBT的结构和实施方式 11的IGBT的结构相同，因此省略说明。
实施方式13
图34和图35分别是表示实施方式13的n沟道IGBT和p沟道IGBT 的截面图。如图34和图35所示，实施方式13的各IGBT是在实施方 式5的各IGBT中，未设置集电极侧场电极14的IGBT。并且，在n 沟道IGBT中，将上层沟槽16a和n缓冲区域lla分离，在上层沟槽 16a与n缓沖区域lla之间夹着n—漂移区域3a，由此抑制由n缓冲区域 11a和n—漂移区域3a的界面的损耗引起的对设备的耐压的影响。
同样地，在p沟道IGBT中，将上层沟槽16a和p缓冲区域lib分离，在这之间夹着p—漂移区域3c，由此抑制由p缓冲区域llb和p一 漂移区域3c的界面的损耗引起的对设备的耐压的影响。因此，实施方
但是比图49所示的现有的设备:单元间距短。 "
此外，实施方式13的各IGBT的单位单元设备的电流驱动能力， 通过设备结构和制造程序的优化，变为与现有的横型设备的电流驱动 能力相同程度，因此实施方式13的各IGBT的每单位面积的导通电阻 比现有的设备的导通电阻小。其他的结构与实施方式5的IGBT的结构 相同，因此省略说明。 实施方式14
图36和图37分别是表示实施方式14的n沟道IGBT和p沟道IGBT 的截而图。如图36和图37所示，实施方式14的IGBT是在实施方式 13的IGBT中，相对各个单一的漂移区域3a、 3c具有多个(图示的例 子中为3个)沟道，具有高电流能力的结构。其他的结构与实施方式 13的1GBT的结构相同，因此省略说明。
实施方式15
图38和图39分别是表示实施方式15的n沟道IGBT和p沟道IGBT 的截而图。如图38和图39所示，实施方式15的各IGBT在实施方式 13的各IGBT中，从晶片表面至沟槽底设置有一定宽度的沟槽16c，代 替上层沟槽16a和下层沟槽16b，其中埋入有埋入沟槽绝缘膜17。其 他的结构与实施方式13的IGBT的结构相同，因此省略说明。
实施方式16
图40和图41分别是表示实施方式16的n沟道IGBT和p沟道IGBT 的截面图。如图40和图41所示，实施方式16的各IGBT是将实施方 式14和实施方式15对应的极性的IGBT分别组合的IGBT。即，相对 各个单一的漂移区域3a、 3c具有多个(图示的例子中为3个)沟道，
并且从晶片表面至沟槽底设置有一定宽度的沟槽16c，其中埋入有埋入 沟槽绝缘膜17。其他的结构与实施方式14的IGBT的结构和实施方式 15的IGBT的结构相同，因此省略说明。 实施方式17
图42和图43分别是表示实施方式17的n沟道IGBT和p沟道IGBT的截面图。如图42和图43所示，实施方式17的n沟道IGBT是在实 施方式1的n沟道IGBT中，使埋入沟槽绝缘膜17仅与rT漂移区域3a、 n阱区3b和n缓冲区域lla接触的IGBT。艮卩，埋入沟槽绝缘膜17不 与p基极区域4a和p+基极接触区域5b接触。
因此，在实施方式17中，不需要发射极侧场电极15。从p+集电 极区域12a注入的载流子，通过n阱区3b、 p基极区域4a与栅极绝缘 膜9a的界面的表面沟道、p+低电阻区域5a和p+基极接触区域5b到达 发射极电极7。
同样地，在p沟道IGBT中，埋入沟槽绝缘膜17仅与p-漂移区域 3c、 p阱区3d和p缓冲区域llb接触，不与n基极区域4b和n+基极接 触区域5d接触。因此，未设置发射极侧场电极15。从n+集电极区域 12b注入的载流子，通过p阱区3d、 n基极区域4b与栅极绝缘膜9a的 界而的表而沟道、n+低电阻区域5c和n+基极接触区域5d到达发射极 电极7。
实施方式17的各IGBT的设备间距比图49所示的现有的设备的单 元间距短。并且，实施方式17的各IGBT的单位单元设备的电流驱动 能力，通过设各结构和制造程序的优化，变为与现有的横型设备的电 流驱动能力相同程度，因此，实施方式17的各IGBT的每单位面积的 导通电阻比现有的设备的导通电阻小。其他结构与实施方式1的IGBT 的结构相同，因此省略说明。
实施方式18
图44和图45分别是表示实施方式18的n沟道IGBT和p沟道IGBT 的截面图。如图44和图45所示，实施方式18的各IGBT在实施方式 17的各IGBT中，从晶片表面至沟槽底设置有一定宽度的沟槽16c，代 替上层沟槽16a和下层沟槽16b，其中埋入有埋入沟槽绝缘膜17。其 他的结构与实施方式17的IGBT的结构相同，因此省略说明。
实施方式19
图46和图47分别是表示实施方式19的n沟道IGBT和p沟道IGBT 的截面图。如图46和图47所示，实施方式19的n沟道IGBT在实施 方式1的n沟道IGBT中，使埋入沟槽绝缘膜17仅与iT漂移区域3a 和n阱区3b接触，不与p基极区域4a和p+基极接触区域5b接触。因此，不需要发射极侧场电极15。
此外，不设置集电极侧场电极14，将沟槽16c和n缓冲区域lla 分离，在这之间夹着n—漂移区域3a，由此抑制由n缓冲区域lla和n— 漂移区域3a的界面的损耗引起的对设备的耐压的影响。从p+集电极区 域12a被注入的载流子，通过n阱区3b、 p基极区域4a与栅极绝缘膜 9a的界面的表面沟道、p+低电阻区域5a和p+基极接触区域5b到达发 射极电极7。
同样地，在p沟道IGBT中，埋入沟槽绝缘膜17仅与p'漂移区域 3c和p阱区3d接触，不与n基极区域4b和n+基极接触区域5d接触。 因此，未设置发射极侧场电极15。
此外，不设置集电极侧场电极14，将沟槽16c和p缓冲区域lib 分离，在这之间夹着p—漂移区域3c，由此抑制由p缓冲区域llb和p— 漂移区域3c的界而的损耗引起的对设备的耐压的影响。从n+集电极区 域12b被注入的载流子，通过p阱区3d、 n基极区域4b与栅极绝缘膜 9a的界面的表面沟道、n+低电阻区域5c和n+基极接触区域5d到达发 射极电极7。
实施方式19的各IGBT的设备间距比实施方式17或者实施方式 18的各IGBT的设备间距稍长，但是比图49所示的现有的设备的单元 间距短。此外，实施方式19的各IGBT的单位单元设备的电流驱动能 力，通过设备结构和制造程序的优化，变为与现有的横型设备的电流 驱动能力相同程度，因此实施方式19的各IGBT的每单位面积的导通 电阻比现有的设备的导通电阻小。其他的结构与实施方式1的IGBT 的结构相同，因此省略说明。
这里，对本实施方式19的设备与上述专利文献2中公开的设备的 不同点进行说明。在实施方式19的设备中，由于n+少数载流子抵消层 13a (p+少数载流子抵消层13b)与绝缘层2整个面接触，所以在通过 实施方式1中说明过的贴合施工法制作SOI晶片的情况下不要求贴合 精度。因此，能够容易地进行制造。与此相对，在上述专利文献2中 公开的设备中，由于要求Hm级别的贴合精度，所以如上所述在制造上 不优选。
此外，图48是表示实施方式19的设备的平面布局的一个例子的图。如图48所示，在实施方式19的设备中，埋入沟槽绝缘膜17在11+ 发射极区域6a (p+发射极区域6b)与p+集电极区域12a (n+集电极区 域12b)之间配置在晶片整个面上，因此实效的漂移长度变长，晶片表 面的单元间距縮短。与此相对，在上述专利文献2中公开的设各中， 如上所述不能缩短单元间距。
再者，在本实施方式19的设备中，与上述专利文献2中公开的设 备相同，根据埋入沟槽绝缘膜17与n+少数载流子抵消层13a (p+少数 载流子抵消层13b)的距离，限制从p+集电极区域12a (n+集电极区域 12b)注入的少数载流子的量。另一方面，由于不妨碍在沟道中流通的 多数载流子的传导，所以具有确保沟道侧的多数载流子的浓度较高， 降低沟道电阻的效果。并且，通过设置n阱区3b (p眺区3d),抑制 JFET效果，因此能够实现导通电阻的削减和单元间距的縮短。此外， 通过设置p+低电阻区域5a(n+低电阻区域5c)，进一步提高抗闭锁能力。
如上所述，依据实施方式1 19，通过形成沟槽，将保持耐压的部 分相对晶片表而设置在垂直方向上。由此，漂移区域在晶片的深度方 向弯折并引出到晶片表面，所以实效的漂移长度变长。因此，即使实 效的漂移长度与现有为同等长度，元件所需表面积也骤减。因此，每 单位面积的导通电阻降低。
此外，依据实施方式1 19， n+少数载流子抵消层13a (p+少数载 流子抵消层13b)为对金属污染的消除层，所以能够得到对金属污染的 消除效果。因此，栅极绝缘膜9a、 9b的可靠性提高。
并且，依据实施方式1 19， n+少数载流子抵消层13a (p+少数载 流子抵消层13b)抑制与n—漂移区域3a (p—漂移区域3c)的界面以及 与绝缘层2的界面的缺陷的影响，并且抑制来自p支撑基板la (n支 撑基板lb)的损耗效果。因此，n—漂移区域3a (p—漂移区域3c)像块 层那样动作。
此外，依据实施方式1 19， n+少数载流子抵消层13a (p+少数载 流子抵消层13b)的掺杂浓度高，载流子的寿命短。因此，根据埋入沟 槽绝缘膜17的底与绝缘膜2和n+少数载流子抵消层13a (p+少数载流 子抵消层13b)之间的距离，控制从p+集电极区域12a (n+集电极区域 12b)注入的载流子的寿命，保持元件的逆恢复时间与导通电阻的平衡。此外，依据实施方式1 8、 17和18，通过集电极侧场电极14和 埋入沟槽绝缘膜17，遮蔽在埋入沟槽绝缘膜17的集电极侧产生的横电 场，缓和在由n—漂移区域3a (p—漂移区域3c)和p基极区域4a (n基 极区域4b)形成的PN结所发生的电场。因此，难以引起电破坏。此 外，由于集电极侧场电极14与集电极电极10同电位，因此n缓冲区 域lla (p缓冲区域llb)，即与埋入沟槽绝缘膜17相接的集电极侧的 漂移区域的界面难以发生损耗，能够达到维持电压的效果。
因此，依据各实施方式，能够得到具有与使用现有的SOI基板的 横型半导体装置同等以上的耐压和电流驱动能力，并且比现有的横型 半导体装置的抗闭锁能力高，而且每单位面积的导通电阻低的IGBT。 此外，通过使用SOI基板，能够容易地与CMOS设备集成。
在上文中，本发明并不局限于上述各实施方式，能够有各种变更。 此外，关于本发明的维持耐压的结构，也能够适用于需要高耐压的横 型LDMOS晶体管等，能够实现每单位面积的导通电阻的降低。
产业上的可利用性
如上所述，本发明的IGBT对要求高的抗闭锁能力的高耐压开关元 件冇用，特别适用于在平板显示器的驱动IC或车载IC等输出段中使 用的高耐压开关元件。
权利要求
1. 一种SOI沟槽横型IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；在所述第三半导体区域的一部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置的第二导电型的高电导度区域；在所述第一半导体区域的表面层的一部分上、与所述第二半导体区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；设置在所述第二半导体区域和所述第三半导体区域与所述第四半导体区域之间的上层沟槽；从所述上层沟槽的底向更深位置设置的、比所述上层沟槽的宽度窄的下层沟槽；埋入在所述上层沟槽和所述下层沟槽中的埋入沟槽绝缘膜；埋入在所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半导体区域的附近的漂移电位的发射极侧导电区域；埋入在所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体区域的附近的集电极侧导电区域；与所述发射极区域和所述高电导度区域连接的发射极电极；和与所述集电极区域连接，并且与所述集电极侧导电区域电连接的集电极电极。
2.—种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导休区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第--半导体区域的表面层的一部分的第二导电型的第三半导体区域；在所述第三半导体区域的一部分的表而上隔着栅极绝缘膜设置的栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区 域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的高电导度区域；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；设置在所述第二半导体区域和所述第三半导体区域与所述第四半 导体区域之间的沟槽；埋入在所述沟槽内的埋入沟槽绝缘膜；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第三半导体区域 的附近的漂移电位的发射极侧导电区域；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第四半导体区域的附近的集电极侧导电区域；与所述发射极区域和所述高电导度区域连接的发射极电极；和 与所述集电极区域连接，并且与所述集电极侧导电区域电连接的集电极电极。
3. —种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；与所述第一半导体区域连接，并且设置于所述第一半导体区域的表而层的一部分的第二导电型的第三半导体区域；在贯通所述第三半导体区域并到达所述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设置的栅极电极；在所述第三半导体区域的一部分上、与所述栅极沟槽连接设置的 第一导电型的发射极区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的低电阻区域；在所述第一半导体区域的表面层的一部分上、与所述第三半导体 区域分离设置的、比所述第一半导体区域电阻率低的第一导电型的第 四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；设置在所述第三半导体区域与所述第四半导体区域之间的上层沟槽；从所述上层沟槽的底向更深位置设置的、比所述上层沟槽的宽度 窄的下层沟槽；埋入在所述上层沟槽和所述下层沟槽中的埋入沟槽绝缘膜； 埋入所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半 导体区域的附近的漂移电位的发射极侧导电区域；埋入所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体区域的附近的集电极侧导电区域；与所述发射极区域和所述低电阻区域连接的发射极电极；和 与所述集电极区域连接，并且与所述集电极侧导电区域电连接的集电极电极。
4.—种SOI沟槽横型IGBT,其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；与所述第一半导体区域连接，并且设置于所述第一半导体区域的 表而层的一部分的第二导电型的第三半导体区域；在贯通所述第三半导体区域并到达所述第一半导体区域的栅极沟 槽的内侧隔着栅极绝缘膜设置的栅极电极；在所述第三半导体区域的一部分上、与所述栅极沟槽连接设置的 笫一导i乜型的发射极区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的低电阻区域；在所述第一半导体区域的表面层的一部分上、与所述第三半导体 区域分离设置的、比所述第一半导体区域电阻率低的第一导电型的第 四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；设置在所述第三半导体区域与所述第四半导体区域之间的沟槽； 埋入在所述沟槽内的埋入沟槽绝缘膜；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第三半导体区域 的附近的漂移电位的发射极侧导电区域；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第四半导体区域 的附近的集电极侧导电区域；与所述发射极区域和所述低电阻区域连接的发射极电极；和与所述集电极区域连接，并且与所述集电极侧导电区域电连接的 集电极电极。
5. —种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导 体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；在所述第三半导体区域的一部分的表面上隔着栅极绝缘膜设置的 栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区 域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的高电导度区域；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域屯阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第四半导体区域分离设置的上层沟槽；从所述上层沟槽的底向更深位置设置的、比所述上层沟槽的宽度 窄的下层沟槽；埋入在所述上层沟槽和所述下层沟槽中的埋入沟槽绝缘膜； 埋入所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半 导体区域的附近的漂移电位的发射极侧导电区域；与所述发射极区域和所述高电导度区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
6. —种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导 体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第一半导体区域的表面层的一部分的第二导电型的第三半导体区域在所述第三半导体区域的一部分的表而上隔着栅极绝缘膜设置的 栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区 域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的高电导度区域；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第四半导体区域分离设置的沟槽； 埋入在所述沟槽内的埋入沟槽绝缘膜；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第三半导体区域 的附近的漂移电位的发射极侧导电区域；与所述发射极区域和所述高电导度区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
7. —种SOI沟槽横型IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；与所述第一半导体区域连接，并且设置于所述第一半导体区域的 表面层的一部分的第二导电型的第三半导体区域在贯通所述第三半导体区域并到达所述第一半导体区域的栅极沟 槽的内侧隔着栅极绝缘膜设置的栅极电极在所述第三半导体区域的一部分上、与所述栅极沟槽连接设置的 第一导电型的发射极区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的低电阻区域；在所述第一半导体区域的表面层的一部分上、与所述第三半导体 区域分离设置的、比所述第一半导体区域电阻率低的第一导电型的第 四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第三半导体区域与所述第四半导体区域之间、与所述第四 半导体区域分离设置的上层沟槽；从所述上层沟槽的底向更深位置设置的、比所述上层沟槽的宽度 窄的下层沟槽；埋入在所述上层沟槽和所述下层沟槽中的埋入沟槽绝缘膜； 埋入所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半 导体区域的附近的漂移电位的发射极侧导电区域与所述发射极区域和所述低电阻区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
8.—种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；与所述第一半导体区域连接，并且设置于所述第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；在贯通所述第三半导体区域并到达所述第一半导体区域的栅极沟 槽的内侧隔着栅极绝缘膜设置的栅极电极；在所述第三半导体区域的一部分上、与所述栅极沟槽连接设置的 第一导电型的发射极区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的低电阻区域；在所述第一半导体区域的表面层的一部分上、与所述第三半导体 区域分离设置的、比所述第一半导体区域电阻率低的第一导电型的第 四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第三半导体区域与所述第四半导体区域之间、与所述第四 半导体区域分离设置的沟槽；埋入在所述沟槽内的埋入沟槽绝缘膜；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第三半导体区域 的附近的漂移电位的发射极侧导电区域；与所述发射极区域和所述低电阻区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
9. 一种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域设置在所述第一半导体区域的表面层的一部分、比所述第一半导体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述第一半导体区域的表面层的一部分的第二导电型的第三半导体区域； 在所述第三半导体区域的一部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区 域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的高电导度区域；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第三半导体区域分离设置的上层沟槽；从所述上层沟槽的底向更深位置设置的、比所述上层沟槽的宽度 窄的下层沟槽；坦入在所述上层沟槽和所述下层沟槽中的埋入沟槽绝缘膜； 坦入所述上层沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体区域的附近的集电极侧导电区域与所述发射极区域和所述高电导度区域连接的发射极电极；和 与所述集电极区域连接，并且与所述集电极侧导电区域电连接的集电极电极。
10. —种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；在所述第三半导体区域的一部分的表面上隔着栅极绝缘膜设置的 栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区 域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的高电导度区域；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第三半导体区域分离设置的沟槽； 埋入在所述沟槽内的埋入沟槽绝缘膜；埋入所述埋入沟槽绝缘膜的上半部内的、在所述第四半导体区域的附近的集电极侧导电区域；与所述发射极区域和所述高电导度区域连接的发射极l乜极；和 与所述集电极区域连接，并且与所述集电极侧导电区域电连接的集电极电极。
11.—种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述第一半导体区域的表面层的一部分的第二导电型的第三半导体区域； 在所述第三半导体区域的一部分的表面上隔着栅极绝缘膜设置的栅极电极；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；设置于所述第三半导体区域的一部分，并且设置在所述发射极区 域的下侧的第二导电型的低电阻区域；在所述第三半导体区域的一部分上、与所述发射极区域邻接设置 的第二导电型的高电导度区域在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第三半导体区域和所述第四半导体区域分离设置的 沟槽；坳入在所述沟槽内的埋入沟槽绝缘膜；与所述发射极区域和所述高电导度区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
12. 根据权利要求1、 2、 5、 6、 9、 10和11中任一项所述的SOI 沟槽横型IGBT，其特征在于所述栅极绝缘膜、所述栅极电极、所述第三半导体区域、所述低 电阻区域、所述发射极区域和所述高电导度区域，相对所述埋入沟槽 绝缘膜在一侧分别设置有多个，相邻的所述发射极区域和所述高电导 度区域通过所述发射极电极相互电连接。
13. 根据权利要求3、4、7和8中任一项所述的SOI沟槽横型IGBT， 其特征在于所述栅极沟槽、所述栅极绝缘膜、所述栅极电极、所述第三半导 体区域、所述低电阻区域和所述发射极区域，相对所述埋入沟槽绝缘 膜在一侧分别设置有多个，邻接的所述发射极区域和所述低电阻区域 通过所述发射极电极相互电连接。
14. 根据权利要求1 13中任一项所述的SOI沟槽横型IGBT，其 特征在于所述支撑基板上的所述绝缘层与所述第一半导体区域之间的所述 半导体层，具有对金属污染的消除效果。
15. —种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；设置在所述第一半导体区域的表而层的一部分、比所述第一半导休区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第--半导体区域的表面层的一部分的第二导电型的第三半导体区域；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；在所述第二半导体区域与所述发射极区域之间的所述第三半导体 区域的表面上隔着栅极绝缘膜设置的栅极电极；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；设置在所述第二半导体区域和所述第三半导体区域与所述第四半 导体区域之间的沟槽；埋入在所述沟槽中的埋入沟槽绝缘膜；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半导体 区域与所述第一半导体区域的pn结的附近的漂移电位的发射极侧导电 区域埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体 区域与所述第一半导体区域的界面的附近的集电极侧导电区域； 与所述发射极区域连接的发射极电极；和与所述集电极区域连接，并且与所述集电极侧导电区域电连接的 集电极电极。
16. —种SOI沟槽横型IGBT，其特征在于，包括在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；与所述第一半导体区域连接，并且设置于所述第一半导体区域的 表而层的一部分的第二导电型的第三半导体区域；在贯通所述第三半导体区域并到达所述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设置的栅极电极在所述第三半导体区域的一部分上、与所述栅极沟槽连接设置的 第一导电型的发射极区域；在所述第一半导体区域的表面层的一部分上、与所述第三半导体 区域分离设置的、比所述第一半导体区域的电阻率低的第一导电型的 第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；设置在所述第三半导体区域与所述第四半导体区域之间的沟槽； 埋入在所述沟槽中的埋入沟槽绝缘膜；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半导体 区域与所述第一半导体区域的pn结的附近的漂移电位的发射极侧导电 区域；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体 区域与所述第一半导体区域的界面的附近的集电极侧导电区域； 与所述发射极区域连接的发射极电极；和与所述集电极区域连接，并且与所述集电极侧导电区域电连接的 集电极电极。
17. —种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导 体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；在所述第二半导体区域与所述发射极区域之间的所述第三半导体 区域的表面上隔着栅极绝缘膜设置的栅极电极；在所述第一半导体区域的表而层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第四半导体区域分离设置的沟槽； 埋入在所述沟槽中的埋入沟槽绝缘膜；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半导体 区域与所述第一半导体区域的pn结的附近的漂移电位的发射极侧导电 区域；与所述发射极区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
18. —种SOI沟槽横型IGBT,其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导电型的第一半导体区域；与所述第一半导体区域连接，并且设置于所述第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；在贯通所述第三半导体区域并到达所述第一半导体区域的栅极沟槽的内侧隔着栅极绝缘膜设置的栅极电极；在所述第三半导体区域的一部分上、与所述栅极沟槽连接设置的 第一导电型的发射极区域；在所述第一半导体区域的表面层的一部分上、与所述第三半导体区域分离设置的、比所述第一半导体区域的电阻率低的第一导电型的 第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第三半导体区域与所述第四半导体区域之间、与所述第四 半导体区域分离设置的沟槽；埋入在所述沟槽中的埋入沟槽绝缘膜；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第三半导体 区域与所述第一半导体区域的pn结的附近的漂移电位的发射极侧导电 区域；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体 区域与所述第一半导体区域的界面的附近的集电极侧导电区域； 与所述发射极区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
19.—种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层；设置在所述半导体层上、比所述半导体层电阻率高的第一导电型 的第一半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导 体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；在所述第二半导体区域与所述发射极区域之间的所述第三半导体 区域的表面上隔着栅极绝缘膜设置的栅极电极；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第三半导体区域分离设置的沟槽； 埋入在所述沟槽中的埋入沟槽绝缘膜；埋入所述沟槽内的所述埋入沟槽绝缘膜中的、在所述第四半导体 区域与所述第一半导体区域的界而的附近的集电极侧导电区域； 与所述发射极区域连接的发射极电极；和与所述集电极区域连接，并且与所述集电极侧导电区域电连接的 柒屯极电极。
20.—种SOI沟槽横型IGBT，其特征在于，包括 在支撑基板上隔着绝缘层设置的第一导电型的半导体层； 设置在所述半导体层上、比所述半导体层电阻率高的第一导屯型的第--半导体区域；设置在所述第一半导体区域的表面层的一部分、比所述第一半导体区域电阻率低的第一导电型的第二半导体区域；与所述第一半导体区域和所述第二半导体区域连接且设置于所述 第一半导体区域的表面层的一部分的第二导电型的第三半导体区域；设置于所述第三半导体区域的一部分的第一导电型的发射极区域；在所述第二半导体区域与所述发射极区域之间的所述第三半导体 区域的表面上隔着栅极绝缘膜设置的栅极电极；在所述第一半导体区域的表面层的一部分上、与所述第二半导体 区域和所述第三半导体区域分离设置的、比所述第一半导体区域电阻 率低的第一导电型的第四半导体区域；设置于所述第四半导体区域的一部分的第二导电型的集电极区域；在所述第二半导体区域和所述第三半导体区域与所述第四半导体 区域之间、与所述第三半导体区域和所述第四半导体区域分离设置的沟槽；埋入在所述沟槽内的埋入沟槽绝缘膜； 与所述发射极区域连接的发射极电极；和 与所述集电极区域连接的集电极电极。
全文摘要
本发明涉及SOI沟槽横型IGBT。在IGBT中，以能够实现高耐压且大电流的驱动，提高抗闭锁能力，降低每单位面积的导通电阻为目的，为了达成该目的，在n⁺发射极区域6a和p⁺集电极区域12a之间的晶片整个面上形成由上层沟槽16a和下层沟槽16b构成的沟槽，通过埋入沟槽绝缘膜17埋入其中，由此将维持耐压的漂移区域在晶片的深度方向上弯折，使实效的漂移长度变长。在埋入沟槽绝缘膜17内，埋入发射极侧场电极15，遮蔽在埋入沟槽绝缘膜17的发射极侧产生的横电场，由此缓和由n^-漂移区域3a与p基极区域4a的PN结产生的电场。
文档编号H01L29/78GK101288176SQ20058005182
公开日2008年10月15日 申请日期2005年10月12日 优先权日2005年10月12日
发明者鲁鸿飞 申请人:富士电机控股株式会社