专利名称：一种基于微处理器的fpga配置系统的制作方法
技术领域：
本实用新型涉及电子技术领域，具体涉及一种基于微处理器的FPGA配置系统。
背景技术：
FPGA(Field Programmable Gate Array,现场可编程门阵列)芯片在每次上电使用前首先需要进行配置。在现有技术中，FPGA器件的配置方式大多是将经过编译后的配置程序，采用JTAG(Joint Test Action Group,联合测试行动小组)接口下载并烧录至FPGA专用的配置芯片PROM (Programmable Read-only Memory,可编程只读存储器)中，在FPGA每次上电后，保存在PROM中的配置数据传输至FPGA，完成对FPGA的配置工作。参见图1所示，是现有技术中FPGA使用PROM进行从串配置方式的电路原理图。与PROM相连的FPGA为主FPGA器件，PROM中保存的配置数据传输至主FPGA的输入DIN端口，完成对主器件的配置，配置数据再经其输出DOUT 口串行传输至从FPGA器件的输入DIN端口，完成对从器件的配置，这种菊花链的方式可以完成对多片FPGA的配置。但是，这种配置方式FPGA每次上电后都要对其进行配置，但其自身没有非易失性存储空间，配置数据必须保存在专用的配置芯片中，增加了系统成本。另外，配置程序保存在配置芯片PROM中，完成对FPGA的配置，无法实现FPGA的在线配置。
实用新型内容有鉴于此，本实用新型的主要目的是提供一种基于微处理器的现场可编程门阵列FPGA配置系统，解决现有技术中FPGA没有自身非易失性存储空间，对FPGA进行配置必须使用专用配置芯片的问题。为解决上述问题，本实用新型提供的技术方案如下一种基于微处理器的现场可编程门阵列FPGA配置系统，所述系统包括微处理器以及主FPGA芯片；所述微处理器与所述主FPGA芯片相连；所述微处理器用于将配置数据传输至所述主FPGA芯片，以配置所述主FPGA芯片。相应的，所述系统还包括一片或多片从FPGA芯片；所述主FPGA芯片以及所述一片或多片从FPGA芯片之间串行相连；所述微处理器与所述一片或多片从FPGA芯片分别相连；所述微处理器用于将配置数据传输至所述一片或多片从FPGA芯片，以配置所述一片或多片从FPGA芯片。相应的，所述微处理器的第一输入输出接口与所述主FPGA芯片的串行配置数据输入管脚相连；所述微处理器的第二输入输出接口与所述主FPGA芯片的低电平异步复位管脚相连；[0017]所述微处理器的第三输入输出接口与所述主FPGA芯片的初始化管脚相连；所述微处理器的第四输入输出接口与所述主FPGA芯片的配置成功标志管脚相连；所述微处理器的第五输入输出接口与所述主FPGA芯片的时钟管脚相连。相应的，所述主FPGA芯片的串行配置数据输出管脚与第一级所述从FPGA芯片的串行配置数据输入管脚相连； 所述从FPGA芯片的串行配置数据输出管脚与下一级所述从FPGA芯片的串行配置数据输入管脚相连；所述微处理器的第二输入输出接口与全部所述从FPGA芯片的低电平异步复位管脚分别相连；所述微处理器的第三输入输出接口与全部所述从FPGA芯片的初始化管脚分别相连；所述微处理器的第四输入输出接口与全部所述从FPGA芯片的配置模式选择管脚分别相连；所述微处理器的第五输入输出接口与全部所述从FPGA芯片的时钟管脚分别相连。相应的，所述系统还包括第一电阻，所述主FPGA芯片的多个配置模式选择管脚分别与所述第一电阻的一端相连，所述第一电阻的另一端与低压电源相连。相应的，所述系统还包括一个或多个第二电阻，每个所述从FPGA芯片的多个配置模式选择管脚分别与一个所述第二电阻的一端相连，每个所述第二电阻的另一端与低压电源相连。相应的，所述系统还包括第三电阻、第四电阻以及第五电阻；所述第三电阻的一端连接到所述微处理器的第二输入输出接口和所述主FPGA芯片的低电平异步复位管脚之间的连线上，所述第三电阻的另一端与低压电源相连；所述第四电阻的一端连接到所述微处理器的第三输入输出接口和所述主FPGA芯片的初始化管脚之间的连线上，所述第四电阻的另一端与低压电源相连；所述第五电阻的一端连接到所述微处理器的第四输入输出接口和所述主FPGA芯片的配置成功标志管脚之间的连线上，所述第五电阻的另一端与低压电源相连。相应的，所述系统还包括上位机，与所述微处理器相连，用于产生所述配置数据并将所述配置数据通过所述微处理器的串口或以太网口传输至所述微处理器。相应的，所述微处理器还用于存储所述配置数据。相应的，所述微处理器的第一输入输出接口，用于通过所述主FPGA芯片的串行配置数据输入管脚，向所述主FPGA芯片输出所述配置数据；所述微处理器的第二输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的低电平异步复位管脚，向所述主FPGA芯片或所述从FPGA芯片输出低电平异步复位信号;[0040]所述微处理器的第三输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的初始化管脚，输入所述主FPGA芯片或所述从FPGA芯片发送的初始化信号；所述微处理器的第四输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的配置成功标志管脚，输入所述主FPGA芯片或所述从FPGA芯片发送的配置成功信号；所述微处理器的第五输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的时钟管脚，向所述主FPGA芯片或所述从FPGA芯片输出时钟信号；所述主FPGA芯片的串行配置数据输出管脚，用于通过第一级所述从FPGA芯片的串行配置数据输入管脚，向第一级所述从FPGA芯片输出所述配置数据；所述从FPGA芯片的串行配置数据输出管脚，用于通过下一级所述从FPGA芯片的串行配置数据输入管脚，向下一级所述从FPGA芯片输出所述配置数据。由此可见，本实用新型具有如下有益效果在嵌入式系统设计中，利用系统中现有的微处理器与FPGA芯片相连接，微处理器具有可擦除的非易失性存储器，利用微处理器自带的存储器的存储配置数据，以配置FPGA芯片，省去了专用的PR0M，不但使电路结构得以简化，节约了系统成本，还能使用上位机通过串口或者以太网口实时更新传递配置数据，对FPGA实现在线配置。
图1为现有技术中使用PROM配置FPGA的电路原理图；图2为本实用新型实现基于微处理器的FPGA配置系统的结构示意图；图3为本实用新型实现基于微处理器的FPGA配置系统的一种具体电路连接示意图；图4为本实用新型配置FPGA芯片所需管脚时序图。
具体实施方式
为使本实用新型的上述目的、特征和优点能够更加明显易懂，
以下结合附图和具体实施方式
对本实用新型实施例作进一步详细的说明。本实用新型基于微处理器的现场可编程门阵列FPGA配置系统，是针对现有技术中FPGA没有自身非易失性存储空间，对FPGA进行配置必须使用专用配置芯片的问题，提出用微处理器存储FPGA的配置数据，替代专用的PR0M，完成对FPGA芯片的配置。基于上述思想，参见图2所示，本实用新型基于微处理器的现场可编程门阵列FPGA配置系统包括微处理器I以及主FPGA芯片2 ;微处理器I与主FPGA芯片2相连；微处理器用于将配置数据传输至主FPGA芯片，以配置主FPGA芯片。同时，本系统还可以包括一片或多片从FPGA芯片3 ;主FPGA芯片以及一片或多片从FPGA芯片之间串行相连；微处理器与一片或多片从FPGA芯片分别相连；微处理器用于将配置数据传输至一片或多片从FPGA芯片，以配置一片或多片从FPGA芯片。其中，微处理器可以选用STM32H03ZET6型号的单片机，该型号微处理器集成cortex内核，同时集成了丰富的外围功能模块。主FPGA芯片以及从FPGA芯片可以选用型号为XC3S400的FPGA器件，该芯片属于Xilinx公司的Spartan3系列的一款，高性能、低功耗，可无限次编程，等效门数达40万门，可采用主串、从串、主并、从并、JTAG等方式进行配置。参见图3所示，是系统包括微处理器、主FPGA芯片及一片从FPGA芯片时，采用从串方式对FPGA芯片配置的电路连接示意图。微处理器I可以包括若干个通用输入输出(I/O)接口，主FPGA芯片2及从FPGA芯片3均可以包括串行配置数据输入管脚(DIN)、低电平异步复位管脚(PR0G_B)、初始化管脚(INIT_B)、配置成功标志管脚(DONE)、时钟管脚(CCLK)、串行配置数据输出管脚(DOUT)以及多个配置模式选择管脚(M0、M1、M2)。微处理器I的第一输入输出接口(PAl)与主FPGA芯片2的串行配置数据输入管脚(DIN)相连；微处理器I的第二输入输出接口(PA2)与主FPGA芯片2及从FPGA芯片3的低电平异步复位管脚(PR0G_B)相连；微处理器I的第三输入输出接口(PA3)与主FPGA芯片2及从FPGA芯片3的初始化管脚(INIT_B)相连；微处理器I的第四输入输出接口(PG3)与主FPGA芯片2及从FPGA芯片3的配置成功标志管脚(DONE)相连；微处理器I的第五输入输出接口(PFO)与主FPGA芯片2及从FPGA芯片3的时钟管脚(CCLK)相连；主FPGA芯片2的串行配置数据输出管脚(DOUT)与从FPGA芯片3的串行配置数据输入管脚(DIN)相连。当系统包括一片以上的从FPGA芯片时，需要将主FPGA芯片2的串行配置数据输出管脚(DOUT)与第一级从FPGA芯片3的串行配置数据输入管脚(DIN)相连；从FPGA芯片3的串行配置数据输出管脚(DOUT)与下一级从FPGA芯片3的串行配置数据输入管脚(DIN)相连；微处理器I的第二输入输出接口(PA2)与主FPGA芯片2及全部从FPGA芯片3的低电平异步复位管脚(PR0G_B)分别相连；微处理器I的第三输入输出接口(PA3)与主FPGA芯片2及全部从FPGA芯片3的初始化管脚(INIT_B)分别相连；微处理器I的第四输入输出接口(PG3)与主FPGA芯片2及全部从FPGA芯片3的配置模式选择管脚(DONE)分别相连；微处理器I的第五输入输出接口(PFO)与主FPGA芯片2及全部从FPGA芯片3的时钟管脚(CCLK)分别相连。另外，FPGA配置系统还可以包括第一电阻(Rl)、一个或多个第二电阻(R2)、第三电阻(R3)、第四电阻(R4)以及第五电阻(R5)，起到保持管脚高电平的作用。其中，主FPGA芯片2的多个配置模式选择管脚(M0、M1、M2)分别与第一电阻(Rl)的一端相连，第一电阻(Rl)的另一端与低压电源相连；每个从FPGA芯片3的多个配置模式选择管脚(MO、Ml、M2)分别与一个第二电阻(R2)的一端相连，每个第二电阻(R2)的另一端与低压电源相连；第三电阻(R3)的一端连接到微处理器I的第二输入输出接口(PA2)和主FPGA芯片2的低电平异步复位管脚(PR0G_B)之间的连线上，第三电阻(R3)的另一端与低压电源相连；第四电阻(R4)的一端连接到微处理器I的第三输入输出接口(PA3)和主FPGA芯片2的初始化管脚(INIT_B)之间的连线上，第四电阻(R4)的另一端与低压电源相连；第五电阻(R5)的一端连接到微处理器I的第四输入输出接口(PG3)和主FPGA芯片2的配置成功标志管脚(DONE)之间的连线上，第五电阻(R5)的另一端与低压电源相连。[0068]优选的，第一电阻(Rl)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)的阻值均为
4.7k Ω，第五电阻(R5)的阻值为330 Ω，与Rl、R2、R3、R4、R5连接的低压电源为2. 5V。另外，微处理器的电压接口(VCC)可以与3.3V低压电源相连，微处理器、主FPGA芯片及从FPGA芯片的接地端(GND)接地。采用从串方式使用微处理器配置主从FPGA时，所用到的FPGA芯片的管脚功能如下配置模式选择管脚(M[2:0])，用于配置模式选择，M2、M1、M0均接上拉电阻(Rl或R2)，即M[2:0] = ‘111’时为从串配置模式；串行配置数据输入管脚(DIN)，用于串行配置数据输入，配置数据比特流经此管脚输入FPGA ；低电平异步复位管脚(PR0G_B)，用于低电平异步复位FPGA内部逻辑，当FPGA内部逻辑被完全复位以后，该引脚会指示高电平，当此引脚为高时，才能配置FPGA ;初始化管脚(INIT_B)，上升沿有效，由低电平到高电平跳变时，采样配置模式即M[2:0]的值，确定配置方式；配置过程中若出现配置错误，INIT_B将呈现低电平；配置成功标志管脚(DONE)，复位时为低电平，若配置成功，则为高电平；时钟管脚(CCLK)，用于配置时钟，外部时钟由微处理器提供，上升沿有效；串行配置数据输出管脚(DOUT)，用于串行数据输出，此管脚与下一级FPGA的DIN管脚相连，用于菊花链式配置。在微处理器STM32f 103ZET6中，大多数引脚都是多功能引脚，可以通过端口配置寄存器选择引脚功能，其通用输入输出端口能配置成输入、输出和特殊功能，读写寄存器相应位，就相当于对相应弓I脚的读或写。微处理器的第一输入输出接口(PAl)，用于通过主FPGA芯片的串行配置数据输入管脚(DIN)，向主FPGA芯片输出配置数据；微处理器的第二输入输出接口(PA2)，用于通过主FPGA芯片或从FPGA芯片的低电平异步复位管脚(PR0G_B)，向主FPGA芯片或从FPGA芯片输出低电平异步复位信号；微处理器的第三输入输出接口(PA3)，用于通过主FPGA芯片或从FPGA芯片的初始化管脚(INIT_B)，输入主FPGA芯片或从FPGA芯片发送的初始化信号；微处理器的第四输入输出接口(PG3)，用于通过主FPGA芯片或从FPGA芯片的配置成功标志管脚(DONE)，输入主FPGA芯片或从FPGA芯片发送的配置成功信号；微处理器的第五输入输出接口(PR))，用于通过主FPGA芯片或从FPGA芯片的时钟管脚(CCLK)，向主FPGA芯片或从FPGA芯片输出时钟信号；主FPGA芯片的串行配置数据输出管脚(DOUT)，用于通过第一级从FPGA芯片的串行配置数据输入管脚(DIN)，向第一级从FPGA芯片输出配置数据；从FPGA芯片的串行配置数据输出管脚(DOUT)，用于通过下一级从FPGA芯片的串行配置数据输入管脚(DIN)，向下一级从FPGA芯片输出配置数据。本系统对FPGA进行配置的工作原理是利用微处理器的通用输入输出接口模拟FPGA芯片的配置时序，参见图4所示，是从串方式配置FPGA的配置时序图，FPGA芯片所需要的具体配置时序是系统上电后，将PR0G_B管脚拉低为低电平以复位FPGA内部逻辑，重新配置FPGA，充分复位内部逻辑后(2 μ s左右)，将PROG_B管脚置高为高电平；INIT_B管脚保持低电平，在PR0G_B管脚置高大于2ms后，将INIT_B管脚置高，在INIT_B管脚由低向高跳变的瞬间，采样配置模式选择管脚M[2:0]，当M[2:0] = ‘111’时，系统采用从串配置模式；在采样配置模式后，微处理器就可以给FPGA配置时钟CCLK和配置数据DIN，在CCLK管脚的每个上升沿，每位(bit)数据被传入DIN管脚，配置过程中若发生错误，则INIT_B管脚呈现低电平；所有配置数据传送完成，CRC校验无误，则DONE管脚呈现高电平，否则为低电平，配置不成功，重新配置；D0NE管脚为高后，释放全局三态(GTS)，激活管脚，释放全部置位、复位信号；全局写使能(GWE)有效，开始执行配置区里的逻辑，配置完成。
因此，可以对PROM配置文件进行转换处理，产生配置数据，和系统程序一起编译后，将配置数据烧写并保存在微处理器中，由微处理器对FPGA芯片进行配置。也可以由上位机将配置数据通过微处理器的串口或以太网口传输至微处理器后，由微处理器对FPGA芯片进行配置。具体的，完成配置FPGA芯片的工作流程可以是步骤101 :通过FPGA芯片的PR0G_B管脚，向FPGA芯片输出低电平异步复位信号，置PR0G_B管脚为低电平2 μ S，置P R0G_B管脚为高电平2ms ；步骤102 :通过FPGA芯片的INIT_B管脚，输入FPGA芯片发送的初始化信号，判断INIT_B管脚状态是否为高，如果是，进入步骤103，如果否，返回步骤102 ；步骤103 :取配置数据，通过FPGA芯片的CCLK管脚，向FPGA芯片输出时钟信号，在CCLK管脚上升沿时，通过FPGA芯片的DIN管脚，将配置数据按位写入DIN管脚；步骤104 :判断配置数据是否取完，如果是，进入步骤105，如果否，返回步骤103 ；步骤105 :通过FPGA芯片的DONE管脚，输入FPGA芯片发送的配置成功信号，判断DONE管脚是否为高电平，如果是，配置成功，如果否，返回步骤101，重新对FPGA芯片进行配置。这样，利用系统中现有的微处理器与FPGA芯片相连接，微处理器具有可擦除的非易失性存储器，利用微处理器自带的存储器的存储配置数据，在系统每次上电后，通过微处理器将配置数据以串行的方式写入FPGA，以配置FPGA芯片，采用从串的配置方式，只需五根信号线连接，省去了 FPGA专用配置芯片PR0M，接线容易，电路结构得以简化，节约了系统成本和体积。另外，FPGA具有可重复配置的灵活性，在嵌入式系统中，可通过串口或者以太网口使用上位机远程进行配置数据的传输，不用对微处理器进行擦写，对FP GA在线配置，重构系统功能，为设备智能化在线维护功能升级提供了可能性。需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统或装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理 和新颖特点相一致的最宽的范围。
权利要求1.一种基于微处理器的现场可编程门阵列FPGA配置系统，其特征在于，所述系统包括 微处理器以及主FPGA芯片； 所述微处理器与所述主FPGA芯片相连； 所述微处理器用于将配置数据传输至所述主FPGA芯片，以配置所述主FPGA芯片。
2.根据权利要求1所述的系统，其特征在于，所述系统还包括 一片或多片从FPGA芯片； 所述主FPGA芯片以及所述一片或多片从FPGA芯片之间串行相连； 所述微处理器与所述一片或多片从FPGA芯片分别相连； 所述微处理器用于将配置数据传输至所述一片或多片从FPGA芯片，以配置所述一片或多片从FPGA芯片。
3.根据权利要求2所述的系统，其特征在于， 所述微处理器的第一输入输出接口与所述主FPGA芯片的串行配置数据输入管脚相连； 所述微处理器的第二输入输出接口与所述主FPGA芯片的低电平异步复位管脚相连； 所述微处理器的第三输入输出接口与所述主FPGA芯片的初始化管脚相连； 所述微处理器的第四输入输出接口与所述主FPGA芯片的配置成功标志管脚相连； 所述微处理器的第五输入输出接口与所述主FPGA芯片的时钟管脚相连。
4.根据权利要求2所述的系统，其特征在于， 所述主FPGA芯片的串行配置数据输出管脚与第一级所述从FPGA芯片的串行配置数据输入管脚相连； 所述从FPGA芯片的串行配置数据输出管脚与下一级所述从FPGA芯片的串行配置数据输入管脚相连； 所述微处理器的第二输入输出接口与全部所述从FPGA芯片的低电平异步复位管脚分别相连； 所述微处理器的第三输入输出接口与全部所述从FPGA芯片的初始化管脚分别相连；所述微处理器的第四输入输出接口与全部所述从FPGA芯片的配置模式选择管脚分别相连； 所述微处理器的第五输入输出接口与全部所述从FPGA芯片的时钟管脚分别相连。
5.根据权利要求1所述的系统，其特征在于，所述系统还包括 第一电阻，所述主FPGA芯片的多个配置模式选择管脚分别与所述第一电阻的一端相连，所述第一电阻的另一端与低压电源相连。
6.根据权利要求2所述的系统，其特征在于，所述系统还包括 一个或多个第二电阻，每个所述从FPGA芯片的多个配置模式选择管脚分别与一个所述第二电阻的一端相连，每个所述第二电阻的另一端与低压电源相连。
7.根据权利要求2所述的系统，其特征在于，所述系统还包括 第三电阻、第四电阻以及第五电阻； 所述第三电阻的一端连接到所述微处理器的第二输入输出接口和所述主FPGA芯片的低电平异步复位管脚之间的连线上，所述第三电阻的另一端与低压电源相连；所述第四电阻的一端连接到所述微处理器的第三输入输出接口和所述主FPGA芯片的初始化管脚之间的连线上，所述第四电阻的另一端与低压电源相连； 所述第五电阻的一端连接到所述微处理器的第四输入输出接口和所述主FPGA芯片的配置成功标志管脚之间的连线上，所述第五电阻的另一端与低压电源相连。
8.根据权利要求1-7任一项所述的系统，其特征在于，所述系统还包括 上位机，与所述微处理器相连，用于产生所述配置数据并将所述配置数据通过所述微处理器的串口或以太网口传输至所述微处理器。
9.根据权利要求8任一项所述的系统，其特征在于，所述微处理器还用于存储所述配置数据。
10.根据权利要求3或4所述的系统，其特征在于， 所述微处理器的第一输入输出接口，用于通过所述主FPGA芯片的串行配置数据输入管脚，向所述主FPGA芯片输出所述配置数据； 所述微处理器的第二输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的低电平异步复位管脚，向所述主FPGA芯片或所述从FPGA芯片输出低电平异步复位信号；所述微处理器的第三输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的初始化管脚，输入所述主FPGA芯片或所述从FPGA芯片发送的初始化信号； 所述微处理器的第四输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的配置成功标志管脚，输入所述主FPGA芯片或所述从FPGA芯片发送的配置成功信号； 所述微处理器的第五输入输出接口，用于通过所述主FPGA芯片或所述从FPGA芯片的时钟管脚，向所述主FPGA芯片或所述从FPGA芯片输出时钟信号； 所述主FPGA芯片的串行配置数据输出管脚，用于通过第一级所述从FPGA芯片的串行配置数据输入管脚，向第一级所述从FPGA芯片输出所述配置数据； 所述从FPGA芯片的串行配置数据输出管脚，用于通过下一级所述从FPGA芯片的串行配置数据输入管脚，向下一级所述从FPGA芯片输出所述配置数据。
专利摘要本实用新型公开了一种基于微处理器的现场可编程门阵列FPGA配置系统，用于在嵌入式系统中配置FPGA芯片，该系统包括微处理器以及主FPGA芯片；所述微处理器与所述主FPGA芯片相连；所述微处理器用于将配置数据传输至所述主FPGA芯片，以配置所述主FPGA芯片。利用系统中现有的微处理器与FPGA芯片相连接，利用微处理器自带的存储器的存储配置数据，以配置FPGA芯片，省去了专用的配置芯片PROM，从而使电路结构得以简化，节约了系统成本。
文档编号G06F9/445GK202838306SQ201220453729
公开日2013年3月27日 申请日期2012年9月6日 优先权日2012年9月6日
发明者王贤 申请人:北京雪迪龙科技股份有限公司