专利名称：多终点保持时间违规修复后的电路的制作方法
技术领域：
本实用新型涉及电子领域，特别涉及多终点保持时间违规电路的修复。
背景技术：
对于多终点保持时间违规的电路，传统设计的解决方案为:对保持时间不能满足时限要求的时序路径，对该时序路径上的终点寄存器电路插入延迟电路，以达到门限保持时间的要求。比如说，如图1所示，多终点保持时间违规修复前的电路(即原始电路)中，包含2条时序路径，寄存器I至寄存器3 (简称为路径I)、寄存器2至寄存器4 (简称为路径2)。路径I中包含逻辑电路1、逻辑电路5与逻辑电路3 ;路径2中包含逻辑电路2、逻辑电路5与逻辑电路4。在对保持时间违规的路径I与路径2进行修复时，现有的方案是对这2条路径的终点寄存器3和寄存器4进行独立的修复，如在路径I中增加延迟逻辑电路3’，在路径I中增加延迟逻辑电路4’，使得多终点保持时间违规修复后的电路中，路径I与路径2均满足时序路径的保持时间要求。然而，上述这种方案由于是独立地在每个违规保持路径下都进行时序优化，增加器件延迟，因此需要改动比较多的逻辑，造成静态时序收敛叠代次数比较多，所需要的器件也比较多，后续验证流程比较长，即存在浪费芯片面积，功耗大，收敛时间长等问题，不利于布局布线。
实用新型内容本实用新型的目的在于提供一种多终点保持时间违规修复后的电路，使得修复后的电路芯片面积小，功耗小，成本低，更加有利于布局布线，而且也能与现有技术有更好的兼容。为解决上述技术问题，本实用新型提供了一种多终点保持时间违规修复后的电路，包含由寄存器和逻辑电路组成的至少两条时序路径；其中，所述各时序路径之间存在公共路径；所述公共路径相对多终点保持时间违规修复前的电路中的公共路径，增设有延迟逻辑电路器件；所述增设的延迟逻辑电路器件的延迟时长大于预设门限；所述各时序路径的非公共路径上仍存在允许增大延迟的电路器件或允许增加延迟逻辑电路器件的路径点。本实用新型实施方式相对于现有技术而言，通过增大公共路径的电路延迟，以满足各时序路径的保持时间要求。若减少公共路径电路延迟，则会出现保持时间违规。对于非公共路径电路，必定存在可增加延迟的电路器件或允许增加延迟逻辑电路器件的路径点。也就是说，主要是针对保持时间违规的时序路径的公共路径，进行了优化，尽量不改动各时序路径的非公共路径上的电路器件。由于减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。即对公共路径的优化，可同时减少各时序路径的保持时间，有效提高了路径的优化效率，不但能节省芯片面积，节省功耗，节约成本，对传统流程也没有太多的变动，更加有利于布局布线。
图1是根据现有技术的多终点保持时间违规修复前与修复后的电路结构示意图；图2是根据本实用新型第一实施方式的多终点保持时间违规修复后的电路结构示意图；图3是根据本实用新型第二实施方式的多终点保持时间违规修复前与修复后的电路结构意图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。本实用新型的第一实施方式涉及一种多终点保持时间违规修复后的电路。具体结构如图2所示。该多终点保持时间违规修复后的电路包含由寄存器和逻辑电路组成的至少两条时序路径，时序路径的起点和终点均为寄存器。其中一条时序路径为:寄存器1-组合逻辑
1-组合逻辑2-寄存器2 ;另一条时序路径为:寄存器1-组合逻辑1-组合逻辑3-寄存器
3。其中，各时序路径之间存在公共路径:寄存器1-组合逻辑I。在本实施方式中，公共路径上包含有相对多终点保持时间违规修复前的电路中的公共路径，所增设的延迟逻辑电路器件，增设的延迟逻辑电路器件的延迟时长大于预设门限。其中，该预设门限可根据各时序路径的保持时长设置，只要能够保证各时序路径的保持时间满足要求即可。各时序路径的非公共路径上仍存在允许增大延迟的电路器件或允许增加延迟逻辑电路器件的路径点。也就是说，在本实施方式中，是通过优化公共路径，使得公共路径电路的延迟较大，以满足各时序路径的保持时间需求，若减少公共路径电路延迟，则可能会出现保存时间违规的问题。对于非公共路径电路，则必定存在可进一步增加延迟的电路器件或路径点。因此，在多终点保持时间违规修复后的电路中，各时序路径的非公共路径上分别存在的电路器件，与多终点保持时间违规修复前电路中的电路器件完全一样。减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。也就是说，对公共路径的优化，可同时减少各时序路径的保持时间，有效提高了路径的优化效率，不但能节省芯片面积，节省功耗，节约成本，对传统流程也没有太多的变动，更加有利于布局布线。本实用新型的第二实施方式涉及一种多终点保持时间违规修复后的电路。第二实施方式与第一实施方式大致相同，主要区别之处在于:在第一实施方式中，多终点保持时间违规修复后的电路中的两条时序路径的起点为同一个寄存器。而在本实用新型第二实施方式中，多终点保持时间违规修复后的电路中的两条时序路径的起点为不同的寄存器，并且时序路径所包含的逻辑电路也有所不同。如图3所示，多终点保持时间违规修复前的电路中，包含两条时序路径，路径I为:寄存器1-逻辑电路1-逻辑电路5-逻辑电路3-寄存器3 ;路径2为:寄存器2-逻辑电路
2-逻辑电路5-逻辑电路4-寄存器4。通过分析路径I和路径2可知，逻辑电路5是这两条保持时间违规电路的公共部分。因此，在本实施方式中，对各时序路径之间存在的公共路径进行了优化，通过增设有延迟逻辑电路器件以增加公共路径的延迟，如图3所示，增加了延迟逻辑电路5 ’，使得各时序路径的保持满足时间需求。由此可见，在本实施方式中，由于无需对非公共路径上的逻辑电路1、逻辑电路2、逻辑电路3、逻辑电路4进行改动，因此减少了需要优化的电路逻辑，通过在公共路径上增设延迟逻辑电路5’，达到了同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。值得一提的是，在实际应用中，在公共路径上增设延迟逻辑电路5’后，可可根据优化后的延迟逻辑电路5’的静态时序报告，进一步分析，如果路径I和路径2的保持时间无违规，则无需再优化；如果这两条保持时间违规电路仍然有违规，继续增加延迟逻辑5’的时间，直到路径I和路径2修复后的电路不存在保存时间违规情况。本领域的普通技术人员可以理解，上述各实施方式是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。
权利要求1.一种多终点保持时间违规修复后的电路，包含由寄存器和逻辑电路组成的至少两条时序路径，其特征在于: 所述各时序路径之间存在公共路径；所述公共路径相对多终点保持时间违规修复前的电路中的公共路径，增设有延迟逻辑电路器件；所述增设的延迟逻辑电路器件的延迟时长大于预设门限； 所述各时序路径的非公共路径上仍存在允许增大延迟的电路器件或允许增加延迟逻辑电路器件的路径点。
2.根据权利要求1所述的多终点保持时间违规修复后的电路，其特征在于， 所述预设门限根据所述各时序路径的保持时长设置。
3.根据权利要求1所述的多终点保持时间违规修复后的电路，其特征在于， 所述各时序路径的非公共路径上分别存在的电路器件，与多终点保持时间违规修复前的电路中，各时序路径的非公共路径上分别存在的电路器件相同。
4.根据权利要求1至3中任一项所述的多终点保持时间违规修复后的电路，其特征在于， 所述时序路径的起点和终点均为寄存器。
专利摘要本实用新型涉及电子领域，公开了一种多终点保持时间违规修复后的电路。本实用新型中，针对保持时间违规的时序路径的公共路径，进行了优化，尽量不改动各时序路径的非公共路径上的电路器件。由于减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。
文档编号G06F17/50GK203012720SQ20122062859
公开日2013年6月19日 申请日期2012年11月23日 优先权日2012年11月23日
发明者李长征 申请人:上海宇芯科技有限公司