专利名称：一种高速数据传输连接器的制作方法
技术领域：
本实用新型涉及一种数据传输技术，尤其涉及到一种高速数据传输连接器。
背景技术：
FPGA大规模门阵列具有很高的数据处理速度，被大量的应用于高速数字信号处理技术中，FPGA依靠其高速的信号处理能力而倍受青睐。处理器作为当今电子技术领域的潮流，它具有极高的运算能力和控制特性，它作为微控制器中的佼佼者，被大量的运用于各种智能化设备中。如果将FPGA与处理器这两种极具优势的东西结合在一起将会发挥出更强的功效，但要把这两样进行结合首先要考虑到速度的问题，因为相对于FPGA说比处理器的速度要快很多，在智能化设备中数据传输的端口有很多不同的类型，如数据总线端口，地址总线端口，控制总线端口，这样就需要外加设备分别对不同的数据线端口进行分别转化，不但增加了中间数据转换的环节，而且不能对设备的功能性进行扩展和升级，还增加了额外的维修成本。
实用新型内容本实用新型的目的就在于为了解决上述问题而提供一种扩展性强、实时传输交换的高速数据传输连接器。本实用新型通过以下技术方案来实现上述目的:本实用新型包括ARM处理器和FPGA大规模门阵列，所述FPGA大规模门阵列包括有双口 RAM转换器和数据处理器，所述双口 RAM转换器包括第一 I/O转换器、第二 I/O转换器、第一数据缓存器、第二数据缓存器、第一译码器、第二译码器、门阵列存储器、逻辑控制器、控制总线端口、数据总线端口和地址总线端口，所述ARM处理器的控制总线输出端和所述数据处理器的控制总线 输出端分别与所述逻辑控制器的输入端连接，所述逻辑控制器的输出端分别与所述第一 I/O转换器的输入端和第二 I/O转换器的输入端连接，所述ARM处理器的数据总线端口与所述第一 I/O转换器的数据端口连接，所述数据处理器的数据总线端口与所述第二 I/O转换器的数据端口连接，所述第一 I/O转换器的数据端口与所述第一数据缓存器的数据端口连接，所述第二 I/O转换器的数据端口与所述第二数据缓存器的数据端口连接，所述第一数据缓存器和所述第二数据缓存器分别与所述门阵列存储器连接，所述ARM处理器的地址总线端口与所述第一译码器的输入端连接，所述数据处理器的地址总线端口与所述第二译码器的输入端连接，所述第一译码器的数据端口和所述第二译码器的数据端口分别与所述门阵列存储器的数据端口连接。具体地，所述第一数据缓存器和第二数据缓存器均为FIFO存储器。本实用新型的有益效果在于:本实用新型实现了数据的暂存与实时交换，在同一接口上实现不同类型数据的交换，摆脱传统构架形式在功能升级或功能扩展时的硬件限制，具有很强的功能扩展性，安全可靠，减少维护成本。
图1是本实用新型的结构示意图。
具体实施方式
以下结合附图对本实用新型作进一步说明:如图1所示，本实用新型包括ARM处理器和FPGA大规模门阵列，所述FPGA大规模门阵列包括有双口 RAM转换器和数据处理器，所述双口 RAM转换器包括第一 I/O转换器、第二 I/O转换器、第一数据缓存器、第二数据缓存器、第一译码器、第二译码器、门阵列存储器、逻辑控制器、控制总线端口、数据总线端口和地址总线端口，所述ARM处理器的控制总线输出端和所述数据处理器的控制总线输出端分别与所述逻辑控制器的输入端连接，所述逻辑控制器的输出端分别与所述第一 I/O转换器的输入端和第二 I/O转换器的输入端连接，所述ARM处理器的数据总线端口与所述第一 I/O转换器的数据端口连接，所述数据处理器的数据总线端口与所述第二 I/O转换器的数据端口连接，所述第一 I/O转换器的数据端口与所述第一数据缓存器的数据端口连接，所述第二 I/O转换器的数据端口与所述第二数据缓存器的数据端口连接，所述第一数据缓存器和所述第二数据缓存器分别与所述门阵列存储器连接，所述ARM处理器的地址总线端口与所述第一译码器的输入端连接，所述数据处理器的地址总线端口与所述第二译码器的输入端连接，所述第一译码器的数据端口和所述第二译码器的数据端口分别与所述门阵列存储器的数据端口连接，所述第一数据缓存器和第二数据缓存器均为FIFO存储器。双口 RAM转换器为ARM处理器与FPGA之间信息交换起到了桥梁作用，AMR处理器在整个设备中主要起到设备的功能控制、数据采集、数据组装的作用，FPGA在整个设备中主要起数字信号的时间控制、信号的逻辑运算处理的作用，通过双口 RAM转换器，AMR处理器与FPGA之间实现了信息的快速有效的交换，并保证了整个设备的控制部分与主要数字信号部分得到充分有效的结合，保证了设备在 安全稳定工作的前提下发挥出其所应有的作用。FPGA内部的所有功能逻辑模块通过可编程大规模逻辑门阵列来实现，通过逻辑门阵列组成的各种功能模块可基本覆盖所有数字电路功能模块。I/O转换器，其内部主要由锁存电路、开关数字电路组成，主要作用是根据逻辑控制单元的控制信息来读取数据总线上的信息或发送信息。数据缓存器，其实质就是一个先进先出(FIFO)存储器，主要是在大量数据传输时起到数据缓存的作用。译码器，内部为数字译码电路，主要作用是对地址进行译码。门阵列存储器，是由大量逻辑门单元组成的存储器，主要作用是存储数据。逻辑控制器，是由组合逻辑电路组成，主要作用是控制端口对存储器的读写，避免两个端口对同一地址的逻辑竞争问题。本实用新型的工作流程为:读取数据时，ARM会按照预先设计的控制时序向双口RAM转换器发出控制信息、地址信息，首先逻辑控制单元会根据地址信息和控制信息来判断控制逻辑是否正确和是否有冲突，如果控制逻辑正确且没有冲突，则门阵列存储器(对应地址中)的数据会被写入缓存，再将这些数据通过I/o控制单元发送到数据总线上，然后ARM通过数据总线读取数据，这样就实现了数据的读取，FPGA内部的数据处理器也以同样的流程向双口 RAM中读取数据。AMR处理器就可以把这个双口 RAM转换器当做自身的一个外部存储器来进行数据的读写，只要AMR处理器将数据写入双口 RAM转换器的某个地址，然后FPGA内部的其它功能模块把这个地址中的数据读出来就实现了 AMR处理器向FPGA的数据传输，同样的方式反过来就可以实现FPGA向AMR处理器的数据传输。同时这些被写入双口 RAM转换器的数据信息，在不掉电和重新写入新数据的情况下将会一直暂存在双口 RAM转换器中，这种方式降低了对AMR处理器资源的占用，同时也提高它工作运行的稳定性，使得整个设备的稳定性和可靠性得到了提升。`
权利要求1.一种高速数据传输连接器，包括ARM处理器和FPGA大规模门阵列，其特征在于:所述FPGA大规模门阵列包括双口 RAM转换器和数据处理器，所述双口 RAM转换器包括第一 I/O转换器、第二 I/O转换器、第一数据缓存器、第二数据缓存器、第一译码器、第二译码器、门阵列存储器、逻辑控制器、控制总线端口、数据总线端口和地址总线端口，所述ARM处理器的控制总线输出端和所述数据处理器的控制总线输出端分别与所述逻辑控制器的输入端连接，所述逻辑控制器的输出端分别与所述第一 I/O转换器的输入端和第二 I/O转换器的输入端连接，所述ARM处理器的数据总线端口与所述第一 I/O转换器的数据端口连接，所述数据处理器的数据总线端口与所述第二 I/O转换器的数据端口连接，所述第一 I/O转换器的数据端口与所述第一数据缓存器的数据端口连接，所述第二 I/O转换器的数据端口与所述第二数据缓存器的数据端口连接，所述第一数据缓存器和所述第二数据缓存器分别与所述门阵列存储器连接，所述ARM处理器的地址总线端口与所述第一译码器的输入端连接，所述数据处理器的地址总线端口与所述第二译码器的输入端连接，所述第一译码器的数据端口和所述第二译码器的数据端口分别与所述门阵列存储器的数据端口连接。
2.根据权利要求1所述的一种高速数据传输连接器，其特征在于:所述第一数据缓存器和第二数据缓存器均为·FIFO存储器。
专利摘要本实用新型公开了一种高速数据传输连接器，包括ARM处理器和FPGA大规模门阵列，所述FPGA大规模门阵列设置有双口RAM转换器和数据处理器，所述双口RAM转换器包括第一I/O转换器、第二I/O转换器、第一数据缓存器、第二数据缓存器、第一译码器、第二译码器、门阵列存储器、逻辑控制器、控制总线端口、数据总线端口和地址总线端口。本实用新型实现了数据的暂存与实时交换，在同一接口上实现不同类型数据的交换，摆脱传统构架形式在功能升级或功能扩展时的硬件限制，具有很强的功能扩展性、安全可靠和减少维护成本。
文档编号G06F13/40GK203102274SQ20132010254
公开日2013年7月31日 申请日期2013年3月7日 优先权日2013年3月7日
发明者余国灿, 雍军, 李海滨 申请人:成都市未来合力科技有限责任公司