差错恢复封装组件的制作方法
【专利摘要】本发明涉及差错恢复封装组件。封装组件可以包括插入件和安装在插入件上的集成电路芯片。芯片的至少一个可以是抗辐射集成电路芯片，而其余芯片可以是非抗辐射芯片。如果期望，插入件可以是抗辐射插入件，而集成电路芯片可以是非抗辐射芯片。抗辐射芯片或抗辐射插入件可以包括用于对封装组件的非抗辐射电路系统进行测试的监测电路系统。测试结果可以存储在监测电路系统上的数据库或者被发送到外部装置，如服务器。监测电路系统可用于重新配置故障电路或可以控制插入件中的多路复用电路系统以在功能上替换故障电路。如果期望，监测电路系统可以基于测试结果调节非抗辐射电路的功耗。
【专利说明】差错恢复封装组件
[0001]相关申请的交叉引用
[0002]本申请要求2013年7月26日提交的美国专利申请N0.13/952，398的优先权，其全部内容通过引用合并于此。
【背景技术】
[0003]可编程集成电路是能够由用户配置以实现定制逻辑功能的一种集成电路类型。通常情形下，逻辑设计者使用计算机辅助设计(CAD)工具设计定制逻辑电路。当设计过程完成时，CAD工具生成配置数据。配置数据加载到可编程集成电路中以配置该装置，从而执行期望的逻辑功能。
[0004]集成电路(诸如可编程集成电路和专用集成电路)会存在临时错误，诸如由环境福射造成的错误。例如，冲击集成电路上的电路系统的在环境中的带电粒子能够引起电路系统的临时故障(例如，翻转存储位、信号路径错误等)。这种临时错误有时称为软错误或单事件翻转(SEU, single-event upset)。对于可编程集成电路而言,软错误特别具有破坏性。例如，加载到可编程集成电路中的配置数据会被软错误损坏。
[0005]在称为老化的过程中，电路系统(诸如晶体管)常常随着时间而性能和可靠性退化。随着时间的退化可以由于被长时间段保持通态的晶体管的压力或者晶体管切换到的频率导致(例如)。
[0006]用于改进集成电路芯片的对软错误的抗性(resiliency，抗性/恢复)的技术包括对芯片进行物理硬化(例如，通过使用抗辐射制造或加工工艺)以及芯片的逻辑硬化(例如，通过引入冗余和错误纠正)。然而，抗辐射对每个抗辐射芯片带来较大成本。例如，将辐射抗性提高到两倍会带来芯片面积成本增加百分之五或者更多。作为另一个示例，辐射抗性提高到十倍会增加每个装置成本百分之三十到四十。通过周期性测试和修复可编程集成电路的配置数据也可以提高抗性。
[0007]随着向较小工艺尺寸的继续发展，集成电路容量继续增大(例如，每个装置中的晶体管和其它电路元件的数量增大)。随着集成电路容量增大，由于软错误引起的装置故障的概率增加。然而，将装置的抗性提高到满意级别会带来不可接受的成本量。因此期望提供具有改进的辐射抗性的电子装置。
【发明内容】
[0008]封装组件可以包括插入件和插入件上的至少第一电路和第二电路。第一电路可以是安装在插入件上的非抗辐射集成电路芯片。如果期望，附加集成电路芯片可以安装在插入件上。第一电路和第二电路可以由可靠性度量(诸如，时间上的故障(FIT))来表征。第二电路可以由小于所述第一电路的可靠性度量值的可靠性度量值表征，以使第二电路比第一电路更可靠。第二电路可以是抗辐射电路，诸如安装在插入件上的抗辐射集成电路芯片，或者在插入件内的抗辐射电路系统。抗辐射电路在物理和/或逻辑上被配置以提供对由于离子辐射(例如，中子粒子、阿尔法粒子等)引起的瞬时错误的增加的抗性。抗辐射电路在此有时可以称为单事件翻转(SEU)抗性，因为抗辐射电路对单事件翻转错误具有抗性。第一电路和第二电路可以是可编程集成电路或者专用集成电路。
[0009]封装组件的抗辐射第二电路可以包括监测电路系统，其通过插入件上的路径电耦合到所述第一电路。监测电路系统可以进行测试以监测封装组件的非抗辐射电路(诸如第一电路)的性能和/或温度。测试结果可以存储在监测电路系统的数据库中或者被发送到诸如网络服务器的外部装置。在第一电路是可编程电路的情形下，监测电路系统可以利用测试配置(诸如环形振荡器测试配置或者启动和捕捉测试配置)来配置第一电路并使用测试配置测试第一电路。响应于确定第一电路测试失败，监测电路系统可以使用利用与第一电路的先前配置不同的第一电路的可编程部分的代替配置对第一电路编程。
[0010]插入件可以是包括有源电路系统的有源插入件。有源插入件可以包括第一迹线缓冲区和第二迹线缓冲区，其分别存储来自第一电路和监测电路系统的输出信号。在测试操作期间，可以使用第一电路的配置对监测电路系统编程。例如，监测电路系统可以包括控制部分，其使用第一电路的配置来配置监测电路系统的可编程部分。随后可以使用迹线缓冲区存储由监测电路系统和第一电路产生的数据。迹线缓冲区中存储的数据可以由监测电路系统比较以确定第一电路是否故障。响应于确定第一电路测试失败，监测电路系统可以配置有源插入件上的输入和输出多路复用电路系统以使用监测电路系统在功能上替换第一电路。
[0011]根据下列附图和以下详细描述，本发明的其它特征、本质和各种优点将变得更明显。
【专利附图】
【附图说明】
[0012]图1是根据本发明的一个实施方式的示例性可编程集成电路的示意图。
[0013]图2是根据本发明的一个实施方式的包括安装在插入件上的非抗辐射和抗辐射集成电路芯片的封装组件的透视图。
[0014]图3是根据本发明的一个实施方式的包括安装在插入件上的非抗辐射和抗辐射集成电路芯片的封装组件的截面侧视图。
[0015]图4是根据本发明的一个实施方式的包括安装在具有抗辐射电路系统的插入件上的集成电路芯片的封装组件的截面侧视图。
[0016]图5是根据本发明的一个实施方式的包括数据处理和控制电路的示例性封装组件的示意图。
[0017]图6是根据本发明的一个实施方式的包括抗辐射监测电路系统的示例性封装组件的示意图。
[0018]图7是根据本发明的一个实施方式的包括被形成为插入件的部分的抗辐射监测电路系统的示例性封装组件的示意图。
[0019]图8是根据本发明的一个实施方式的可以由抗辐射监测电路系统执行以测试其它电路系统的示例性步骤的流程图。
[0020]图9是根据本发明的一个实施方式的具有第一配置的示例性可编程集成电路的示意图。
[0021]图10是根据本发明的一个实施方式的具有利用与图9的第一配置不同的逻辑区域的第二配置的示例性可编程集成电路的示意图。
[0022]图11是根据本发明的一个实施方式的包括可用于测试可编程集成电路的性能的环形振荡器的示例性测试配置的示意图，
[0023]图12是根据本发明的一个实施方式的可用于测试可编程集成电路的性能的示例性启动和捕捉测试配置的示意图。
[0024]图13是根据本发明的一个实施方式的包括插入件上的迹线缓冲区的示例性封装组件示意图。
[0025]图14是根据本发明的一个实施方式的可以由监测电路系统执行以使用插入件上的迹线缓冲区测试电路系统的示例性步骤的流程图。
[0026]图15是根据本发明的一个实施方式的具有插入件的示例性封装组件示意图，其中插入件具有可用于使用监测电路系统在功能上代替所选电路系统的多路复用电路。
[0027]图16是根据本发明的一个实施方式的可以由封装组件的抗辐射电路系统执行以基于监测到的性能和温度调节所选电路系统的功耗的示例性步骤的流程图。
【具体实施方式】
[0028]本发明的实施方式涉及电路系统对软错误(诸如由辐射造成的错误)以及对压力相关的故障的抗性。电路系统可以包括可编程集成电路、专用集成电路或者其它类型的集成电路。
[0029]图1示出示例性可编程集成电路装置示意图。如图1所示，装置10可以具有用于经由输入-输出引脚14将信号驱动离开装置10和用于从其它装置接收信号的输入-输出(I/O)电路系统12。互连资源16 (诸如全局或者局部垂直和水平导线和总线)可用于路由装置10上的信号。互连资源16包括固定互连件(导线)和可编程互连件(即，各个固定互连件之间的可编程连接)。互连资源16有时在此可以称为互连件(例如，由固定互连件和可编程互连件的组合形成的互连件)。
[0030]互连件16可用于互连诸如可编程逻辑区域18的可编程逻辑区域。可编程逻辑区域18可以有时称为逻辑阵列块或者可编程电路区域。如果期望，可编程逻辑区域18可以包含更小的逻辑区域组。这些更小的逻辑区域(有时可以称为逻辑元件或者适应性逻辑模块)可以使用局部互连资源互连。
[0031]可编程逻辑区域18可以包括组合和时序逻辑电路系统。例如，可编程逻辑区域18可以包括查找表、寄存器和多路复用器。可编程逻辑区域18可以被配置以执行定制逻辑功倉泛。
[0032]可编程逻辑区域18包含可编程元件20。可编程元件20可以基于任何合适的可编程技术，诸如熔丝、反熔丝、电可编程只读存储器技术、随机存取存储器单元、掩模编程元件等。作为一个示例，可编程元件20可以由存储器单元形成。在编程期间，使用引脚14和输入-输出电路系统12将配置数据加载到存储器单元中。存储器元件通常是随机存取存储器(RAM)单元。因为RAM单元加载有配置数据，因此它们又被称为配置RAM单元(CRAM)。
[0033]可编程元件20可用于提供静态控制输出信号以控制可编程逻辑18中的逻辑组件的状态，元件20生成的输出信号通常施加到金属氧化物半导体(MOS)晶体管(有时被称为旁通(pass gate)晶体管)的栅极。
[0034]可以使用任何适当的架构组织装置10的电路系统。作为一个示例，可以以一系列更大可编程逻辑区域的行和列组织可编程装置10的逻辑18，其中每一个区域包含多个较小逻辑区域。装置10的逻辑资源可以通过互连资源16 (诸如相关的垂直和水平导体)互连。这些导体可以包括基本上在整个装置10上展开的全局导电线、装置10的部分展开的诸如二分之一线或者四分之一线的部分线、具体长度的交错线(例如，足以互连若干逻辑范围)、较小的局部线或者任何其它适当互连资源设置。如果期望，装置10的逻辑可以以更多级别或层排列，其中，互连多个大区域以形成逻辑的更大部分。其它装置设置可以使用不按行和列设置的逻辑。
[0035]多个集成电路(诸如装置10)可以组合在如图2所示的封装装置30中。封装装置30可以包括安装到插入件36的集成电路34和34’。集成电路34和34’可以是经由焊料凸块(诸如微凸块)安装到插入件36的单独的集成电路芯片。集成电路芯片34和34’可以使用倒装安装工艺或者任何期望的技术安装到插入件36。插入件36可以经由焊料凸块安装在封装基底32上。
[0036]安装到插入件36的集成电路可以通过插入件上的路径(诸如路径40)通信。插入件36可以包括插入件基底上的多个金属层，金属层被图案化以形成迹线。通信路径40可以由插入件的一个或者更多个金属层上的迹线形成。
[0037]集成电路34和34’可以是可编程集成电路，诸如图1的电路10、专用集成电路(诸如专用集成电路)、存储器电路(诸如静态或者动态随机存取存储器)或者任何期望的集成电路。仅仅包括无源元件(诸如路由路径40)的插入件36有时可以称为无源插入件(例如，因为无源插入件36只传送用于集成电路芯片的信号)。如果期望，插入件36可以包括可选电路系统46。电路系统46可以包括有源电路，诸如晶体管或者能够用于处理或产生信号的其它开关元件。在此情形下，因为有源插入件36包括有源电路系统，诸如电路系统46，插入件36可以被称为有源插入件。
[0038]具有多个集成电路安装到插入件的图2的设置有时可以被称为2.5维(2.5D)封装。如果期望，可以使用其它设置，例如，被称为三维(3D)封装的设置。在3D封装配置中，多个集成电路芯片彼此叠置并且可以通过集成电路芯片的基底形成通信路径(例如，不同于插入件中形成的路径)。如果期望，2.和3D封装配置可以组合。例如，多个集成电路芯片34可以使用3D封装技术叠置并且可以与附加集成电路芯片一起安装在插入件上。
[0039]在正常操作期间，装置30可以暴露于辐射(诸如辐射42)中。辐射42可以是环境辐射，诸如离子颗粒或从空间接收的宇宙射线。冲击电路系统(诸如，装置30上的电路34)的辐射42会造成软误差，诸如单事件翻转(SEU)。
[0040]集成电路芯片34可以被设计和/或制造为具有期望水平的辐射抗性。在图2的示例中，集成电路34’可以是抗辐射芯片(例如，SEU抗性)，而集成电路34可以提供没有辐射抗性(或者具有降低水平的辐射抗性)。集成电路34’可以使用物理和/或逻辑抗辐射技术进行抗辐射。例如，集成电路34’可以利用抗辐射基于闪速的可编程元件，而集成电路34可以利用基于静态随机存取存储器(SRAM)的可编程元件。物理抗辐射集成电路可以形成在绝缘基底(诸如氧化硅或者蓝宝石)上，或者可以使用抗辐射电路系统(诸如对辐射有抗性的磁阻存储器)实现。
[0041]集成电路可以由可靠性度量(诸如，时间上的故障次数(FIT))来表征。时间上的故障次数有时可以被称为软错误率(SER)或时间上的故障度量。时间上的故障度量定义为预定时间长度或者时间段(例如，19工作小时)上的装置故障(例如，估计故障)的次数。这个示例仅仅是示例性的。如果期望，可以使用任何可靠性度量(诸如故障之间的平均时间(MTBF))表征集成电路。抗辐射集成电路可以具有基本上小于非抗辐射集成电路的时间上的故障度量值。例如，非抗辐射集成电路可以具有比抗辐射集成电路的时间上的故障度量值大(或者更多)九倍的时间上的故障度量值。
[0042]可以对易受软错误影响的集成电路提供抗辐射。考虑集成电路34实现由集成电路34’执行的控制功能控制的数据路径的情形。在此情形下，集成电路34’可以控制用于通过集成电路34实现的数据路径通信的通信协议。通信协议可以包括集成冗余方案，诸如在通信源和目的地的错误检查。在此情形下，确保集成电路34’的控制操作无错误可以比集成电路34的保护数据通信操作更关键(例如，因为控制操作中的错误会导致装置30的故障，而数据传输中的错误仅产生数据错误并且会潜在地由错误检查恢复或识别)。
[0043]图2的示例中，集成电路34’抗辐射而集成电路34非抗辐射，其仅仅是示例性的。如果期望，任意期望的集成电路芯片34可以抗辐射或者非抗辐射。例如，插入件36上的两个或者更多个集成电路芯片可以抗辐射，而剩余集成电路芯片可以是非抗辐射的。集成电路34 ‘可以具有与集成电路34类似或者不同的资源。集成电路34 ‘可以执行与集成电路34类似的功能或者可以执行不同的功能。
[0044]图3是装置30的示例性截面侧视图。如图3所示，多芯片封装30可以包括封装基底32、安装在封装基底32上的插入件36以及安装在插入件36的顶部的多个芯片。集成电路芯片34和34’可以横向地安装在插入件36的顶表面上，而插入件36的底表面可以安装到封装基底32。
[0045]封装组件30可以安装到板基底44。封装基底32可以经由焊锡球52耦合到板基底44。作为一个示例，焊锡球52可以形成球形阵列(BGA)配置，用于与板基底44上的对应导电焊盘接口。基底44可以是印刷电路板(PCB)，其上可以安装多芯片封装件30和其它单芯片或多芯片封装件。
[0046]每个集成电路芯片(例如，芯片34和34’)可以包括芯片基底54和芯片基底上的互连层56。基底54可以是，例如，硅基底，或者可以由任何期望的材料形成。电路结构(诸如晶体管栅结构)可以形成在面对互连层56的芯片基底54的表面处。换句话说，电路结构可以形成在芯片基底34和互连层56之间的接口处。
[0047]互连层56(有时被统称为电介质堆)可以包括金属路由层的交替层(例如，电介质层，在其中能够形成金属路由路径)和通孔层(例如，电介质层，通过其能够形成金属通孔用于将来自一个金属路由层的路径电连接到另一个金属路由层(诸如相邻金属路由层)中的路径)。这个示例仅仅是示例性的。金属路由层可以包括由任意期望的导电材料形成的路由路径。互连堆56可以包括八个金属路由层或者任何期望数量的金属路由层。
[0048]互连层56可以包括耦合到微凸块58的表面接触焊盘(例如，微凸块焊盘)。表面接触焊盘可以形成在互连堆56的最上层(例如，与芯片基底54和互连层56之间的接口相对的表面上的互连层)。微凸块58可以指互连堆56的最上层上形成的焊料凸块。例如，微凸块58可以沉积在互连堆56 (面对插入件)的最上层中形成的微凸块焊盘上。微凸块58可以(例如)具有1ym的直径。集成电路芯片34可以经由微凸块58电耦合到插入件36。微凸块可用于在集成电路34和插入件36之间传送信号。
[0049]图3的设置中，集成电路芯片34和34’安装到插入件36，互连层56面对插入件36，其有时可被称为倒装配置，因为每个芯片从其常规直立设置反转/倒装，其中，芯片安装使得芯片基底54面对下方封装或者板基底。
[0050]插入件36可以包括插入件基底62和基底62上方的互连层60。插入件基底62可以是半导体基底，诸如硅。互连层60可以包括与互连堆56类似的交替金属路由层。路由路径40可以形成在互连堆60的金属路由层中。路由路径40可以在集成电路芯片之间、集成电路芯片和封装基底32之间或插入件36的部分之间传送信号。
[0051]插入件36可以是无源插入件，其仅仅包括金属路由层和其它无源元件(例如，电阻器、电容器和电感器)。如果期望，插入件36可以是有源插入件，其包括有源电路系统，诸如晶体管。电路系统(诸如晶体管)可以形成在互连堆60和插入件基底62之间的接口处的插入件基底62中。
[0052]插入件36可以包括形成在插入件基底62中的导电通孔64。通孔64可以在插入件基底62的上表面和下表面之间延伸。在诸如插入件基底62由硅形成的情况下，通孔64可以被称为穿硅通孔。导电通孔64可以由金属或者任何期望的导电材料形成，并且可以用于从插入件36传送信号到下方的封装基底32。路由路径40可以包括导电通孔64。
[0053]插入件36可以经由焊锡球66 (有时被称为焊料凸块)耦合到封装基底32。与封装基底32直接接口的焊锡球66有时可以被称为控制熔塌芯片连接(“C4”)凸块并且每个都可以具有(例如)100 μ m的直径。一般情况下，用于与封装接口 32接口的焊料球52在大小上基本大于微凸块58 (例如，用于在集成电路芯片和插入件36之间接口的微凸块)。微凸块58的数量通常情况下基本上大于焊锡球52的数量(例如，微凸块的数量与插入件-基底-焊锡球66的数量的比可以大于2:1、5:1、10:1等)。
[0054]集成电路芯片34和34’可以使用类似或者不同的工艺单独制造。例如，集成电路芯片34可以使用第一制造工艺制造，而集成电路34’可以使用产生抗辐射电路系统的第二、不同制造工艺制造。这个示例仅仅是示例性的。用于制造集成电路芯片和抗辐射芯片的制造工艺可以类似。例如，集成电路芯片34’可以使用实现为芯片34’上的电路系统的一部分的逻辑电路结构而产生抗辐射。在此情形下，可以使用类似的制造工艺制造集成电路芯片34和抗辐射芯片34’。
[0055]图3的示例仅仅示例示例性的，其中所选择的一个或者更多个集成电路芯片抗辐射。如果期望，封装件30的电路系统的任意部分可以抗辐射。图4是集成电路封装件30的示例性截面侧视图，其中插入件36的电路系统可以抗辐射。在图4的示例中，安装到插入件36的集成电路34可以被制造成没有抗辐射(或者具有降低水平的抗辐射)。集成电路34可以安装到插入件36，其可以类似于图3的方式安装到封装基底32 (例如，经由焊锡球)。
[0056]图4的插入件36包括有源电路系统72 (诸如晶体管)。有源电路系统72可以执行任意期望的功能。例如，电路系统72可以是处理电路系统、存储电路系统、监测电路系统或者执行其它功能的电路系统。插入件36可以使用类似于对辐射具有抗性的集成电路34’中使用的技术来抗辐射(例如，物理和/或逻辑抗辐射)。例如，电路系统72上的功能块可以重复以形成决策组，其中，该组的每个功能块的输出用于确定该组的输出。作为另一个示例，抗福射插入件36可以使用物理抗福射工艺制造。
[0057]集成电路芯片34可以经由插入件36的路径40与抗辐射电路系统72和其它集成电路芯片通信。路径40可以以类似于图3的方式形成。例如，路径40可以包括交替金属层中的金属互连路径和通孔并且可以包括焊锡球和穿硅通孔。
[0058]图3和图4的示例仅仅是示例性的，其中集成电路芯片34’或者插入件电路系统72是抗辐射的。如果期望，集成电路芯片和插入件电路系统的任何选择部分可以是抗辐射的。例如，插入件36上的两个或者更多个集成电路芯片可以抗辐射。作为另一个示例，插入件36和安装在插入件36上的一个或者更多个集成电路芯片可以抗辐射。
[0059]封装组件30的部分可以基于封装组件部分对暂时错误(诸如软错误)有多敏感来选择性抗辐射。图5是具有抗辐射部分的封装组件的示例性框图。在图5的示例中，封装组件30可以用作通信装置(例如，网络交换电路)。集成电路芯片34可用于实现使用通信协议接收和转发数据的数据处理电路。抗辐射集成电路芯片34’可用于实现控制电路系统，其根据通信协议来控制数据处理电路。
[0060]在控制电路系统34’的操作期间发生的软错误会造成整个装置的操作出现错误，因为控制电路系统34’控制数据处理电路34的功能。相反，数据处理电路仅仅负责处理进入和传出的数据。数据处理电路的操作中的软错误通常仅仅导致数据传输错误而不是装置故障。在一些情形下，通信协议实现固有错误检查，其帮助防止或者降低数据错误的影响。使用这些协议通信的数据处理电路34较少受到软错误影响，因为软错误产生的数据错误可以由通信协议的错误检查来处理。
[0061]在图5的示例中，抗辐射集成电路芯片34’可以使用逻辑抗辐射技术来实现，其中功能性电路块Cl、C2和C3形成决策组68。每个功能块可以执行相同的功能(例如，块C2和C3可以是块Cl的复制)。功能块C1、C2和C3可以决策确定通过路径40给数据处理电路34提供什么控制信号。功能块Cl、C2和C3提供逻辑冗余和对软错误的抗性，因为多个功能块上的软错误概率比单个功能块上的软错误概率低。
[0062]插入件(诸如图3的插入件36)的使用允许封装组件30的部分的选择性抗辐射。容易受到软错误影响的关键电路(诸如控制电路)可以使用一个或者更多个所选择的抗辐射集成电路芯片来加强和实现，而不太关键或者较少受到软错误影响的电路(诸如数据路径电路系统)可以使用一个或者更多个普通非抗辐射集成电路来实现。
[0063]封装组件30的抗辐射部分可以用于实现错误检查、监测和用于提高非抗辐射部分对软错误的抗性的其它功能。通过使用封装组件30的抗辐射部分来实现错误检查，可以提高封装组件30的整体抗性。图6是具有抗辐射监测电路系统82的封装组件30的示例性框图。
[0064]如图6所示，封装组件30可以包括集成电路芯片34和34’。集成电路芯片34’可以使用抗辐射技术制造或者可以用于实现监测电路系统82。抗辐射监测电路系统82可以通过路径40(例如，在下层插入件中的路径)与非抗辐射电路系统34通信。监测电路系统82可以被动或主动监测集成电路芯片34的其它属性。监测的属性可以包括错误率，诸如位错误率、工作温度(诸如，结温度)或者其它性能特性。监测属性可以用于识别指示当前或将来装置故障的压力条件(例如，与晶体管压力关联的永久故障或者其它电路随时间的退化)。监测电路系统82有时可以被称为健康监测器或性能监测器，因为电路系统82监测封装30随着时间的健康和/或性能。
[0065]可选地，监测电路系统82可以通过路径94与远程计算设备(诸如服务器92)通信。路径94可以包括通过插入件的路径、封装基底和外部路径(诸如通过板基底、线缆等的路径)。监测电路系统可以使用任何期望的通信协议(例如，网络协议，诸如以太网、本地总线协议等)与服务器92通信。例如，监测电路系统82可以向用于识别未来装置故障的服务器92发送所监测的属性。
[0066]图6中监测电路系统82使用抗辐射集成电路芯片实现的示例仅仅是示例性的。监测电路系统82可以使用一个或者更多个抗辐射集成电路芯片实现(例如，监测电路系统可以在多个集成电路芯片上实现)。如果期望，如图7所示，监测电路系统可以使用外置于集成电路芯片34的抗辐射电路系统实现。在图7的示例中，监测电路系统可以使用插入件(诸如，上面安装有集成电路芯片34的插入件36)的有源电路系统72实现。类似于图6的监测电路系统82，监测电路系统72可以经由路径40与监测集成电路芯片34通信并且可以与可选服务器92通信。
[0067]在常常被称为老化的过程中，封装件30上的电路系统的性能常常随着时间退化。例如，在封装件30的整个寿命中大量使用的晶体管(例如，长时间段的被使能)在性能和可靠性上退化，而较不频繁被使能的晶体管更可能维持其原有性能水平。图8是可以由监测电路系统执行以主动监测装置(诸如封装件30)中的其它电路系统的性能的示例性步骤的流程图。在图8的示例中，将要测试的电路系统可以是可编程电路系统，诸如图1的可编程集成电路10或者可编程集成电路10的部分(诸如可编程逻辑区域)。流程图100的操作可以由例如集成电路芯片的监测电路系统82(图6)执行或者由插入件的监测电路系统72(图7)执行。
[0068]在起始步骤102的操作期间，监测电路系统可以等待空闲状态。例如，监测电路系统可以被配置成在周期性时间间隔上执行主动监测。时间间隔可以被配置为毫秒、秒、小时、天等为单位。作为另一个示例，监测电路系统可以接收外部控制输入，诸如从命令监测电路系统启动性能测试的其它电路系统或者远程计算设备接收。响应于控制输入或者时间间隔结束，性能测试可以由监测电路系统启动。
[0069]在步骤104期间，监测电路系统可以利用用于性能测试的测试配置对将要测试的电路系统编程。测试配置有时可以被称为健康监测配置。作为一个示例，监测电路系统可以将配置位加载到可编程元件中，其利用测试配置对电路系统编程。健康监测器配置可以代替电路系统的当前配置。可编程集成电路的使用允许监测电路系统加载任意期望的测试配置并允许各种性能测试。
[0070]在步骤106期间，监测电路系统可以对将要测试的电路系统执行性能测试。监测电路系统可以，例如，测量或者以其它方式识别电路元件(诸如健康监测测试配置的寄存器)之间的延迟。作为另一个示例，监测电路系统可以识别工作温度或识别错误率，诸如位错误率。该过程随后可以经由路径I1进行到步骤108。如果期望，该过程可以经由可选路径112进行到可选步骤114。除了步骤108之外，或代替步骤108，可以执行可选步骤114。
[0071]在步骤108的操作期间，监测电路系统可以基于步骤106期间的性能测试结果维持性能历史数据库。例如，测量到的延迟值或者其它测量到的特性(诸如位错误率或者工作温度)可以被处理并被存储在数据库中。数据库可以存储在监测器82中的存储电路系统中。如果期望，性能测试的结果可以存储在远程数据库中。考虑装置与远程计算设备(诸如服务器)通信的情形。在此情形下，可以执行可选步骤116的操作以向服务器发送装置的性能信息。服务器可以处理性能信息以确定是否应对受测电路系统执行维护操作，诸如，重写配置数据(例如，擦除)、加载另选配置数据、电源管理操作(例如，调节电源电压)或者其它维护操作。
[0072]在诸如当受测电路系统使用可编程电路系统实现的情形下可以执行可选步骤114。例如，受测电路系统可以是已经被配置以执行期望功能的可编程集成电路芯片上的可编程逻辑区域。在可选步骤114期间，监测电路系统可以选择用于可编程集成电路芯片的另选配置。另选配置可以执行与受测电路系统的原始配置大致相同的功能，并利用可编程集成电路芯片上的可编程电路系统的不同部分。在随后步骤118期间，监测电路系统可以利用所选的配置来配置可编程集成电路芯片，并且该过程可以返回到步骤102。
[0073]图9和图10示出如何可以利用另选配置配置可编程逻辑电路系统(例如，在图8的流程图100的步骤114和118期间)的示例性示意图。在图9和图10的示例中,可编程集成电路34包括可编程逻辑区域18-1、18-2、18-3和18_4。
[0074]在图9的示例中，集成电路芯片34可以以第一配置编程，在其中执行逻辑功能F1、F2和F3。功能F1、F2和F3可以是任意期望功能，诸如用于数据存储和处理、通信等的那些功能。在图9的配置中，可编程逻辑区域18-1、18-2和18-4可以被配置以分别执行逻辑功能F1、F2和F3。每个可编程逻辑区域可以被配置以通过将合适的配置数据加载到那个可编程逻辑区域的可编程元件20中，从而执行相应逻辑功能。逻辑功能F1、F2和F3可以仅仅要求仅三个可编程逻辑区域实现，因此，第一配置中可以不使用逻辑区域18-3。
[0075]随着操作使用和压力，电路系统(诸如可编程逻辑区域18-1、18_2和18_4中的晶体管)会在性能上退化。然而，未使用的可编程逻辑区域18-3可以维持原始性能水平，其超过区域18-1、18-2和18-4的退化的性能水平。第一配置(图9)可以与图10所示的第二另选配置交换。在图10的第二配置中，逻辑功能F1、F2和F3可以分别使用可编程逻辑区域18-3、18-2和18-4实现。旋转未使用的逻辑区域可以帮助维持装置34的整体性能水平，因为晶体管压力在可编程逻辑区域之间变得更平衡。
[0076]图11和图12可以用于对受测电路系统的部分进行编程的示例性测试配置的示意图(例如，在图8的流程图100的步骤104期间)。在图11的示例中，测试配置130可以将可编程电路系统131配置为环形振荡器133和检测电路134。可编程电路系统131可以，例如，包括正在由监测电路系统测试的集成电路芯片34上的一个或者更多个可编程逻辑区域。如果期望，可编程电路系统的不同部分可以利用测试配置130的副本被编程。
[0077]环形振荡器133的输出可以经由路径135耦合到监测电路系统134。环形振荡器133包括反相器132。环形振荡器133的震荡速度对应于通过反相器132的延迟。检测电路134可以包括一个或者更多个寄存器，其捕捉环形振荡器133的输出并且用于确定环形振荡器133的振荡频率。检测电路134可以识别所确定的振荡频率到检测电路系统。随时间降低的振荡频率可以指示被配置为反相器132的可编程电路系统(例如，晶体管)的降低的性能。
[0078]在图12的示例中，用于可编程电路系统131的测试配置140可以容纳所谓的启动和捕捉性能测试并且因此可以被称为启动和捕捉测试配置。测试配置140包括输入电路142、启动寄存器144、捕捉寄存器146和检测电路148。如果期望，可以在寄存器144和146之间插入中间逻辑(诸如，组合逻辑或者延迟电路系统)。
[0079]在测试操作期间，输入电路142向寄存器144的输入端提供输入数据模式(例如，逻辑一值和逻辑零值的模式)。启动寄存器144可以使用可调时钟电路系统150提供的时钟信号CLKl捕捉输入数据模式，并向寄存器146的输入端提供捕捉到的输入数据模式。捕捉寄存器146可以使用时钟电路系统150提供的时钟信号CLK2捕捉所接收到的数据模式，并向检测电路148提供捕捉到的数据模式。检测电路148可以从寄存器146接收捕捉到的数据模式，并确定捕捉到的数据模式是否与输入电路142提供的原始输入数据模式匹配。不匹配指示失败的测试，而匹配的数据模式指示成功的测试。
[0080]为了执行测试(例如，图8的流程图100的步骤106)，监测电路系统可以通过调整时钟信号CLKl和CLK2的属性来指令检测电路148测量寄存器的建立和保持时间。例如，可以递增地调整时钟信号的相位和/或频率直至测试失败，其识别寄存器的建立和保持时间裕量。
[0081]包括有源电路系统(诸如图4的电路系统72)的有源插入件可用于在测试操作期间存储信息。图13是封装组件30的示例图，其中插入件36包括迹线缓冲区122。迹线缓冲区122可以经由路径40耦合到集成电路芯片34和监测电路82。迹线缓冲区122存储由集成电路芯片34和监测电路82产生的数据。迹线缓冲区122-1可以存储由集成电路芯片34产生的数据，而迹线缓冲区122-2可以存储由监测电路系统82产生的数据。迹线缓冲区122可以临时存储数据。例如，所存储的数据可以用集成电路芯片34和监测电路82产生的未来数据重写。
[0082]图13中使用插入件36上的有源电路系统实现两个迹线缓冲区的示例仅仅是示例性的。如果期望，可以在插入件36中设置任意期望数量的迹线缓冲区。例如，可以提供用于由监测电路系统82测试的每个集成电路芯片或功能性电路块的迹线缓冲区。
[0083]监测电路系统82可以包括可编程电路124 (例如，可编程逻辑区域)和控制电路系统126。控制电路系统126可以是被配置以执行控制功能的可编程逻辑区域，或者可以是专用控制电路系统(作为示例)。可以在测试操作期间使用迹线缓冲区122以帮助识别封装装置上的电路系统的操作故障。图14是可以使用监测电路系统和迹线缓冲区122执行以选择性测试封装装置上的电路系统的部分的示例性步骤的流程图230。例如，图13的监测电路系统82或图7的监测电路系统72可用于执行流程图130的步骤。
[0084]在步骤232期间，监测电路系统可以选择耦合到迹线缓冲区的电路用于测试。所选电路可以是耦合到相应迹线缓冲区122的集成电路芯片，例如，图13的集成电路芯片34。
[0085]在步骤234期间，可以利用所选电路的配置对监测电路系统编程。例如，封装组件上的电路系统的配置可以存储在封装组件的存储器(例如，闪速存储器或其它存储电路)中。在此情形下，监测电路系统可以从存储器检索所选电路的配置并且可以利用所选配置来配置监测电路系统的部分(例如，通过将检索的配置的配置数据加载到监测电路系统的可编程元件)。例如，图13的控制电路126可以利用集成电路芯片34的配置来配置可编程逻辑电路系统124。如果期望，则监测电路系统可以经由外部源(诸如图6的服务器92)编程(例如，服务器92可以维持封装组件上的电路系统的配置数据并且可以将用于所选电路的该配置数据加载到监测电路系统的可编程元件中)。
[0086]在随后步骤236期间，可以使用迹线缓冲区存储来自所选电路和监测电路系统的信号。考虑在步骤132期间选择图13的集成电路芯片34的情形。在此情形下，可以使用迹线缓冲区122-1存储集成电路芯片34发送的输出信号，而可以使用迹线缓冲区122-2存储已经被配置以执行与集成电路芯片34相同功能的监测电路系统82发送的输出信号。
[0087]在步骤238期间，可以利用诊断配置对监测电路系统编程。例如，图13的控制电路126可以利用诊断配置配置可编程逻辑124以用于处理和分析测试结果。如果期望，监测电路系统可以由外部服务器编程。
[0088]在步骤240期间，监测电路系统可以比较迹线缓冲区以确定所选电路是否已经产生正确的输出数据。包含来自监测电路系统的数据的迹线缓冲区可以用作基准数据，因为监测电路系统是使用比所选电路更可靠的抗辐射电路系统实现的。如果期望，则可以使用非抗辐射电路系统实现监测电路系统。在监测电路系统监测所选电路随时间退化的情形下，监测电路系统不必要是抗辐射的。
[0089]在随后的步骤242期间，步骤140的比较结果可以由监测电路系统记录(例如，存储)，或者可以被报告给远程计算设备，诸如图6的服务器92，并且该过程可以返回到步骤132以选择附加电路用于测试。
[0090]如果期望，如果所选电路在步骤140期间测试失败(例如，如果存储在迹线缓冲区中的数据模式不匹配)，则可以执行可选步骤244。在可选步骤244期间，监测电路系统可以控制插入件以利用监测电路系统在功能上替换所选电路。例如，在诸如当所选电路安装在具有可编程互连件的插入件上的情形下(例如，路径40包括可编程路径)，监测电路系统可以对互连件编程以路由所选电路的输入和输出信号到监测电路系统。监测电路系统可以利用所选电路的配置来配置其部分(例如，图13的可编程电路系统124)。通过执行可选步骤144的操作，监测电路系统可以帮助确保装置继续操作，甚至在装置上的电路系统故障时。
[0091]图14中在步骤240之后执行可选步骤244的示例仅是示例性的。如果期望，监测电路系统可以控制插入件以利用监测电路系统替换任何有故障的电路。例如，响应于在图8的流程图100的步骤106期间识别性能测试失败，可以执行可选步骤144。
[0092]图15是包括具有可编程互连件的插入件36的封装组件30的框图，该封装组件30可以被配置以利用监测电路系统在功能上代替所选集成电路芯片。如图15所示，可编程互连件可以包括多路复用器152 (例如，多路复用器152-1、152-2、153-3等)。
[0093]多路复用器152-1和152-2接收并选择输入信号，诸如用于集成电路芯片DIEl和DIE2的输入信号INl和IN2。可以从插入件36上的其它电路系统接收输入信号INl和IN2，或者可以从外部电路系统接收输入信号INl和IN2。如果期望，输入信号INl和IN2每个都可以是在互连路径的相应集合上路由的一个或者更多个输入信号的集合(例如，输入信号INl可以包括传送到相应路径上的多路复用器152-1和152-3的一个、两个或者多个输入信号)。
[0094]多路复用器152-3可以接收用于集成电路34的输入信号的每个并且将一个或者更多个所选输入信号路由到监测电路系统82(例如，可以被路由到集成电路34的任何输入信号还可以被路由到监测电路系统82)。多路复用器152-1、152-2和152-3有时可以被称为输入多路复用器，因为输入多路复用器将输入信号路由到集成电路芯片34和监测电路系统82。
[0095]多路复用器152-4和152-5每个都可以与相应的集成电路34关联。多路复用器152-4从集成电路DIEl和监测电路系统82接收输出信号，而多路复用器152-5从集成电路DIE2和监测电路系统82接收输出信号。多路复用器152-4和152-5可以被称为输出多路复用器，因为多路复用器152-4和152-5将来自集成电路34和监测电路系统82的输出信号提供给插入件36的其它部分或者外部电路系统。
[0096]插入件36的输入和输出多路复用器可以被配置以利用监测电路系统82代替集成电路芯片34中的所选择的一个(例如在图14的步骤144期间)。例如，通过配置监测电路系统82以执行集成电路DIEl的功能，配置多路复用器152-3以将输入信号INl路由到监测电路系统82以及配置多路复用器152-5以选择监测电路系统82的输出信号作为输出信号OUTl，可以利用监测电路系统82代替性能测试已经失败的集成电路DIEl。类似地，通过配置监测电路系统82和多路复用器152-3和152-4(例如，将配置数据加载到可编程元件20中)，可以利用监测电路系统82代替集成电路DIE2。
[0097]集成电路芯片(诸如芯片34)经常会有因制造公差引起的性能和功耗的变化。为了实现期望的性能水平，每个集成电路芯片可以消耗相应量的功率，其潜在地与其它集成电路芯片不同。监测电路系统，诸如与集成电路芯片分开的监测电路82系统(图7)或监测电路系统72(图6)可以执行主动功率管理以帮助优化集成电路芯片的功耗。图16是可以由监测电路系统执行以用于集成电路芯片的功率管理的示例性步骤的流程图160。
[0098]在步骤162操作期间，监测电路系统可以选择电路系统(诸如集成电路芯片)以进行测试。在随后的步骤164期间，监测电路系统可以监测所选电路系统的性能和温度。例如，可以执行流程图100 (图8)的步骤104和106或流程图130 (图14)的步骤134-140以测试所选电路系统的性能。如果期望，可以基于统计信息(诸如，由监测电路系统或所选电路系统维持的循环冗余校验(CRC)错误数或位错误率)以识别性能。可以根据位于所选电路系统附近(例如，相邻)或者所选电路系统内的温度传感器识别所选电路系统的温度。
[0099]在步骤166期间，监测电路系统可以基于测量到的性能和温度结果调节所选电路系统的功耗，并确保满意的性能水平(例如，确保满足定时约束和/或确保所选电路系统通过性能测试)。可以使用任何期望技术调节功耗。作为一个示例，在步骤168期间可以调节供应到所选电路系统的电力(例如，监测电路系统可以提供控制信号到可调电源电路系统，其命令电源电路系统提供增大或者减小的电压或者电流到所选电路系统)。通过降低电源电压、电流或者这两者可以降低功耗。类似地，通过提高电源电压和/或电流可以增大功耗。作为另一个示例，在步骤170期间可以调节所选电路系统的工作频率(例如，监测电路系统可以提供控制信号到可调时钟发生电路系统，其命令可调时钟发生电路系统增大由时钟发生电路系统向所选电路系统提供的时钟信号的频率以增加性能或者减小时钟信号的频率以降低性能)。作为另一个示例，在步骤172期间，监测电路系统可以直接调节所选电路系统的设置。可以调节的设置包括服务质量(QoS)设置，其在诸如当所选集成电路是用于数据通信的数据处理电路时的情形下确定数据传输设置。服务质量设置可以定义所要求的传输比特速率、传输延迟、比特错误率、或者用于所选电路系统的其它数据传输要求。
[0100]附加实施方式
[0101]附加实施方式1、一种电路系统，包括:插入件；所述插入件上的第一电路，其由第一可靠性度量值表征；以及所述插入件上的第二电路，其由不同于所述第一可靠性度量值的第二可靠性度量值表征。
[0102]附加实施方式2、根据附加实施方式I所述的电路系统，其中，所述第一可靠性度量值包括第一时间上的故障值并且其中所述第二可靠性度量值包括第二时间上的故障值。
[0103]附加实施方式3、根据附加实施方式2所述的电路系统，其中，所述第二电路的所述第二时间上的故障值小于所述第一电路的所述第一时间上的故障值。
[0104]附加实施方式4、根据附加实施方式3所述的电路系统，其中，所述第二电路包括抗辐射电路。
[0105]附加实施方式5、根据附加实施方式4所述的电路系统，其中，所述抗辐射电路包括监测电路系统，该监测电路系统通过所述插入件电耦合到所述第一电路。
[0106]附加实施方式6、根据附加实施方式5所述的电路系统，其中，所述第一电路包括安装到所述插入件的第一集成电路芯片，并且其中所述抗辐射电路包括安装到所述插入件的第二集成电路芯片。
[0107]附加实施方式7、根据附加实施方式6所述的电路系统，其中，所述第二集成电路芯片包括可编程集成电路芯片。
[0108]附加实施方式8、根据附加实施方式7所述的电路系统，其中，所述插入件包括:插入件基底；所述插入件基底上的导电路径，其传送用于所述第一集成电路芯片和所述监测电路系统的信号；以及所述插入件基底上的迹线缓冲区电路系统，其耦合到所述导电路径，其中所述迹线缓冲区电路存储所传送的信号。
[0109]附加实施方式9、根据附加实施方式5所述的电路系统，其中，所述插入件包括有源插入件，并且其中所述抗辐射电路形成所述有源插入件的部分。
[0110]附加实施方式10、一种封装组件，包括:插入件；安装在所述插入件上的第一集成电路和第二集成电路，其中所述第二集成电路包括监测电路系统，其监测所述第一集成电路的性能。
[0111]附加实施方式11、根据附加实施方式10所述的封装组件，所述封装组件还包括:至少一个非抗辐射集成电路，该至少一个非抗辐射集成电路包括所述第一集成电路，并且其中所述第二集成电路包括抗辐射集成电路。
[0112]附加实施方式12、根据附加实施方式11所述的封装组件，其中，抗辐射集成电路包括所述监测电路系统并且其中所述至少一个非抗辐射集成电路包括通过所述插入件上的导电路径耦合到所述监测电路系统的多个非抗辐射集成电路芯片。
[0113]附加实施方式13、根据附加实施方式10所述的封装组件，其中，所述电路系统包括使用网络协议接收和发送网络数据包的网络切换电路，其中，所述非抗辐射集成电路包括数据处理电路，以及其中所述抗辐射集成电路包括控制所述数据处理电路的控制电路系统。
[0114]附加实施方式14、根据附加实施方式10所述的封装组件，其中所述插入件包括:输入多路复用电路，其接收用于所述非抗辐射集成电路和所述抗辐射集成电路的输入信号并且将所选输入信号路由到所述非抗辐射集成电路和所述抗辐射集成电路；以及输出多路复用电路，其从所述非抗辐射集成电路和所述抗辐射集成电路接收输出信号。
[0115]附加实施方式15、根据附加实施方式10所述的封装组件，其中所述第二集成电路包括软错误翻转(SEU)抗性集成电路。
[0116]附加实施方式16、一种用于操作包括安装到插入件的集成电路的封装组件的方法，该方法包括以下步骤:利用耦合到所述集成电路的抗辐射监测电路系统，监测所述集成电路的性能。
[0117]附加实施方式17、根据附加实施方式16所述的方法，其中，所述集成电路包括可编程集成电路并且其中监测所述集成电路的性能包括:利用所述抗辐射监测电路系统，使用测试配置来配置所述可编程集成电路；以及在使用所述测试配置来配置所述可编程集成电路之后，利用所述抗辐射监测电路系统来测试所述可编程集成电路的性能。
[0118]附加实施方式18、根据附加实施方式17所述的方法，其中，利用所述测试配置来配置所述可编程集成电路包括将所述可编程集成电路的至少一部分配置为环形振荡器。
[0119]附加实施方式19、根据附加实施方式17所述的方法，其中，使用所述测试配置来配置所述可编程集成电路包括使用启动和捕捉测试配置来配置所述可编程集成电路。
[0120]附加实施方式20、根据附加实施方式17所述的方法，其中，所述可编程集成电路包括可编程逻辑区域，其中所述可编程集成电路具有利用所述可编程逻辑区域的第一部分的配置，所述方法还包括以下步骤:响应于确定所述可编程集成电路测试失败，使用利用与所述可编程逻辑区域的第一部分不同的所述可编程逻辑区域的第二部分的另选配置来配置所述可编程集成电路。
[0121]附加实施方式21、根据附加实施方式16所述的方法，其中所述集成电路包括具有配置的可编程集成电路并且其中监测所述集成电路的性能包括:使用所述可编程集成电路的所述配置来配置所述监测电路系统的至少一部分；利用所述插入件上的第一迹线缓冲区，存储来自所述可编程集成电路的输出信号；利用所述插入件上的第二迹线缓冲区，存储来自所述监测电路系统的配置部分的输出信号；以及利用所述监测电路系统，比较所述第一迹线缓冲区和所述第二迹线缓冲区所存储的输出信号。
[0122]附加实施方式22、根据附加实施方式21所述的方法，其中，监测所述集成电路的性能还包括:利用所述监测电路系统，控制所述插入件以使用所述监测电路系统的配置部分代替所述可编程集成电路。
[0123]附加实施方式23、根据附加实施方式16所述的方法，所述方法还包括:利用所述监测电路系统，监测所述集成电路的温度；以及基于监测到的温度和监测到的性能调节所述集成电路的功耗。
[0124]以上仅仅是本发明的原理的示例，并且不背离本发明的范围和精神下本领域技术人员能够进行各种修改。上述实施方式可以单独实施或者任意组合实施。
【权利要求】
1.一种电路系统,包括: 插入件； 所述插入件上的第一电路，其由第一可靠性度量值表征；和 所述插入件上的第二电路，其由不同于所述第一可靠性度量值的第二可靠性度量值表征。
2.根据权利要求1所述的电路系统，其中，所述第一可靠性度量值包括第一时间上的故障值并且其中所述第二可靠性度量值包括第二时间上的故障值。
3.根据权利要求2所述的电路系统，其中，所述第二电路的所述第二时间上的故障值小于所述第一电路的所述第一时间上的故障值。
4.根据权利要求3所述的电路系统，其中，所述第二电路包括抗辐射电路，以及其中所述抗辐射电路包括监测电路系统，其通过所述插入件电耦合到所述第一电路。
5.根据权利要求4所述的电路系统，其中，所述第一电路包括安装到所述插入件的第一集成电路芯片，并且其中所述抗辐射电路包括安装到所述插入件的第二集成电路芯片。
6.根据权利要求5所述的电路系统，其中，所述插入件包括: 插入件基底； 所述插入件基底上的导电路径，其传送用于所述第一集成电路芯片和所述监测电路系统的信号；和 所述插入件基底上的迹线缓冲区电路系统，其耦合到所述导电路径，其中所述迹线缓冲区电路系统存储所传送的信号。
7.根据权利要求4所述的电路系统，其中，所述插入件包括有源插入件并且其中所述抗辐射电路形成所述有源插入件的部分。
8.一种封装组件，包括: 插入件； 安装在所述插入件上的第一集成电路和第二集成电路，其中所述第二集成电路包括监测电路系统，其监测所述第一集成电路的性能。
9.根据权利要求8所述的封装组件，进一步包括至少一个非抗辐射集成电路，所述至少一个非抗辐射集成电路包括所述第一集成电路，并且其中所述第二集成电路包括抗辐射集成电路。
10.根据权利要求9所述的封装组件，其中，抗辐射集成电路包括所述监测电路系统并且其中所述至少一个非抗辐射集成电路包括通过所述插入件上的导电路径耦合到所述监测电路系统的多个非抗辐射集成电路芯片。
11.根据权利要求8所述的电路系统，其中所述电路系统包括使用网络协议接收和发送网络数据包的网络切换电路，其中所述非抗辐射集成电路包括数据处理电路，以及其中所述抗辐射集成电路包括控制所述数据处理电路的控制电路系统。
12.根据权利要求8所述的电路系统，其中所述插入件包括:输入多路复用电路系统，其接收用于所述非抗辐射集成电路和所述抗辐射集成电路的输入信号并将所选择的输入信号路由到所述非抗辐射集成电路和所述抗辐射集成电路；和输出多路复用电路系统，其从所述非抗辐射集成电路和所述抗辐射集成电路接收输出信号。
13.一种用于操作包括安装到插入件的集成电路的封装组件的方法，该方法包括以下步骤: 利用耦合到所述集成电路的抗辐射监测电路系统，监测所述集成电路的性能。
14.根据权利要求13所述的方法，其中所述集成电路包括可编程集成电路并且其中监测所述集成电路的性能包括: 利用所述抗辐射监测电路系统，使用测试配置来配置所述可编程集成电路；以及在使用所述测试配置来配置所述可编程集成电路之后，利用所述抗辐射监测电路系统测试所述可编程集成电路的性能。
15.根据权利要求14所述的方法，其中，使用所述测试配置来配置所述可编程集成电路包括将所述可编程集成电路的至少一部分配置为环形振荡器。
16.根据权利要求14所述的方法，其中，使用所述测试配置来配置所述可编程集成电路包括利用启动和捕捉测试配置来配置所述可编程集成电路。
17.根据权利要求14所述的方法，其中，所述可编程集成电路包括可编程逻辑区域，其中所述可编程集成电路具有利用所述可编程逻辑区域的第一部分的配置，所述方法还包括以下步骤: 响应于确定所述可编程集成电路测试失败，使用利用与所述可编程逻辑区域的第一部分不同的所述第二可编程逻辑区域的第二部分的另选配置来配置所述可编程集成电路。
18.根据权利要求13所述的方法，其中所述集成电路包括具有配置的可编程集成电路，并且其中监测所述集成电路的性能包括: 使用所述可编程集成电路的所述配置来配置所述监测电路系统的至少一部分； 利用所述插入件上的第一迹线缓冲区，存储来自所述可编程集成电路的输出信号； 利用所述插入件上的第二迹线缓冲区，存储来自所述监测电路系统的配置部分的输出信号；以及 利用所述监测电路系统，比较所述第一迹线缓冲区和所述第二迹线缓冲区所存储的输出信号。
19.根据权利要求18所述的方法，其中，监测所述集成电路的性能还包括: 利用所述监测电路系统，控制所述插入件以使用所述监测电路系统的所述配置部分替换所述可编程集成电路。
20.根据权利要求13所述的方法，所述方法还包括 利用所述监测电路系统，监测所述集成电路的温度；以及 基于监测到的温度和监测到的性能调节所述集成电路的功耗。
【文档编号】G06F11/26GK104346250SQ201410363788
【公开日】2015年2月11日 申请日期:2014年7月28日 优先权日:2013年7月26日
【发明者】M·D·赫顿 申请人:阿尔特拉公司