超高频rfid安全算法模块的自适应变频时钟设计方法
【专利摘要】本发明公开了一种超高频RFID安全算法模块的自适应变频时钟设计方法，用于RFID芯片安全算法模块在数据加解密运算中对时钟频率的选择，一般来说，安全算法模块的面积和功耗较大，在超高频RFID的设计中，为了超低功耗需求，不能采用固定的时钟频率，否则工作性能如距离会受到影响。本发明根据超高频协议的上下行速率随读写器的指令在40K～640K之间变化的特点，提出了与数据速率自适应的加解密变频时钟技术，对上下行数据速率进行判断，来决定安全算法模块的时钟频率。即算法模块的时钟是自适应可变的，从而把芯片认证和加解密时的功耗降到最低。
【专利说明】超高频RFID安全算法模块的自适应变频时钟设计方法
【技术领域】
[0001] 本发明属于基本电路设计【技术领域】，涉及一种低功耗的自适应变频时钟设计方 法。
【背景技术】
[0002] 在RFID芯片设计，特别是超高频RFID芯片设计中，超低功耗往往是一个很重要的 指标要求，芯片的灵敏度主要与芯片的工作功耗直接相关，所以，降低芯片的工作功耗，是 提高芯片灵敏度的重要措施。同时，如果芯片中增加安全算法模块，将带来功耗的较大增 力口，这对有超低功耗要求的芯片来说，是一个难题，这也是目前业界较少有带安全算法模块 的超高频RFID芯片问世的重要原因，
[0003] -般降低功耗采用低电压，低时钟频率等方法。但对不同的通信速率，较低的时钟 频率往往无法满足正常的通信要求，过高的时钟频率会带来功耗的增加。若采用固定的CLK 频率进行加解密，此方法设计简单，缺点是：选用的频率不能太低，否则在最高的数据速率 传输时，将不能满足对数据的流加密需求。若选用较高的时钟频率，则功耗较大，使灵敏度 低，阅读距离变短。所以固定时钟频率显然不是一个较好的办法。
【发明内容】
[0004] 本发明在芯片安全算法模块工作时，根据通信速率的不同，自适应的调整芯片的 工作频率，在满足通信波特率要求的情况下，尽量的降低算法模块的工作频率，以达到降低 功耗，提高芯片在安全模式下的芯片灵敏度和工作距离。
[0005] 本发明根据超高频的下行速率随读写器的指令在40Kbps?160Kbps，上行在 40Kbps?640Kbps间变化，采用与数据速率自适应的加解密变频时钟技术，对上下行数据 速率进行判断，来决定算法模块的时钟频率。即算法模块的时钟是可变的。
【专利附图】
【附图说明】
[0006] 附图1是上行发送，下行接收以及安全算法模块之间的工作框图。上行发送时，安 全算法模块SEC输出的连续64bit密钥流经过并串转换与待发送的数据进行异或加密后， 通过上行编码（tx)模块发送出去。下行接收时，安全算法模块SEC输出的连续64bit密钥 流经过并串转换与接收到的数据进行异或解密，然后送给内部电路。安全算法模块SEC的 工作频率根据上行或者下行模式的吞吐率进行实时调整。
[0007] 附图2是附图1中主要模块的时钟结构。clk_sec负责给安全算法模块提供时钟， clk_tx负责给上行发送模块提供时钟，clk_rx负责给下行接收模块提供时钟。clk_Serial 负责给并串转换电路提供时钟，该时钟在上行发送时，与clk_tx相同，在下行接收时，与 clk_rx相同。1/N是对clk_osc的N分频，即N分频计数器，1/M是对clk_osc的M分频，即 M分频计数器。
【具体实施方式】
[0008] 下面结合附图具体介绍本发明工作原理：
[0009] 如图1所示，安全算法模块SEC的数据位宽为64bit，且每48个时钟周期产生 64bit的密钥流，然后通过并串转换，再按照发送或者接收的速率进行异或加密或者解密。 在本系统设计中，系统时钟clk_osc的频率为Fosc = I. 92MHz。上行编码模块的时钟clk_ tx频率与其返回链路速率BLF有关：BLF = (Fosc*lbit)/N = Ftx*lbit，其中N为分频因 子，Ftx为clk_tx的频率。上行编码模块的工作频率根据上行BLF速率实时调整N即可实 现。安全算法模块SEC的时钟clk_sec频率Fsec = Fosc/M，其中M为分频因子，当系统处 于上行发送状态时，系统会根据当前的BLF，选择合适的M值进行分频，使安全算法模块SEC 工作在尽量低的时钟频率下，从而节约功耗。
[0010] 理论上，安全算法模块SEC工作频率
[0011] Fsec ^ Fsec (min) = (49/64) BLF
[0012] 即可保证对数据加解密时的吞吐率，为了节省功耗，Fsec应该取最小值 Fsec(min)〇
[0013] 举例，如当为满足 BLF = 40Kbps，计算出 Fsec (min) = 30. 6KHz ;当 BLF = 640Kbps 时，计算出 Fsec (min) = 490KHz，故取 Fsec 为 490KHz。
[0014] 实际上，安全算法模块频率选择，考虑分频电路设计的简便性，可以对分频因子取 整，并给出一定余量，下表给出满足各种上行发送吞吐率下安全算法模块SEC的工作频率 Fsec0
[0015]
【权利要求】
1. 一种与通信速率自适应的变频时钟设计方法，其特征在于当通信速率变快或变慢 时，芯片收发的明文数据或密文数据波特率发生变化，芯片安全算法模块的时钟频率也随 之变快或变慢；明文数据或密文数据上行发送时，安全算法模块输出的密钥流经过并串转 换与待发送的数据进行异或加密后，通过上行编码模块发送出去；下行接收时，安全算法模 块输出的连续密钥流经过并串转换与接收到的数据进行异或解密，然后送给内部电路；安 全算法模块的工作频率根据上行或者下行模式的吞吐率进行实时调整。
2. 根据权利要求1所述的方法，其特征在于负责给并串转换电路提供时钟的模块时钟 在上行发送时与负责给上行发送模块提供时钟的模块时钟相同，在下行接收时，负责给并 串转换电路提供时钟的模块时钟与负责给下行接收模块提供时钟的模块时钟相同。
【文档编号】G06K19/077GK104408511SQ201410427450
【公开日】2015年3月11日 申请日期:2014年8月27日 优先权日:2014年8月27日
【发明者】张建平, 赵彦光 申请人:北京中电华大电子设计有限责任公司