并行数据接收时钟的相位确定方法、接收电路和电子装置制造方法
【专利摘要】本发明涉及并行数据接收时钟的相位确定方法、接收电路和电子装置。对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，与参考时钟同步地发送的测试并行数据分别与具有延迟相位的延迟时钟以及具有与延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟同步地接收；从该多个延迟相位当中确定包含这样的延迟相位的相位范围：利用该延迟相位已正确地接收测试并行数据，并且对于该延迟相位执行的比较的结果表明匹配；以及根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
【专利说明】并行数据接收时钟的相位确定方法、接收电路和电子装置
【技术领域】
[0001]本发明涉及用于确定用于接收并行数据的时钟的相位的方法，并且还涉及接收电路和电子装置。
【背景技术】
[0002]用于接收并行数据的接收电路在本领域中是已知的。
[0003]在并行数据的情形中，由于诸如用于承载数据的信号线或构成用于发送数据的发送电路的电路元件的特性上的变化的因素，在接收电路处可能发生数据到达时间上的差异(偏斜(skew))。
[0004]当接收这种并行数据时，优选的是使用提供能够被用来以同步的方式接收所有数据的时序的时钟。
[0005]因此，用于接收并行数据的接收电路调整时钟的相位从而能够以同步的方式接收数据，并且通过使用这样调整的时钟来接收并行数据。
[0006]图1是例示包含现有技术接收电路的数码相机的图。
[0007]数码相机101包括存储图像数据的存储卡120以及接收从存储卡120输出的并行数据的接收电路110。数码相机101还包括控制接收电路110的主控制电路102以及存储由接收电路110所接收的并行数据的主存储单元103。数码相机101还包括未描绘的成像单元以及将所拍摄的图像数据发送至存储卡120的发送电路。
[0008]接收电路110在主控制电路102的控制下接收从存储卡120输出的图像数据并且将所接收的图像数据提供至主存储单元103。
[0009]如图2中所描绘的，存储卡120与从接收电路110提供的参考时钟同步地经由8个数据线DO至D7同时输出用于发送至接收电路110的8位并行数据。
[0010]当经由数据线DO至D7发送的数据在接收电路110被接收时，在经由数据线DO发送的数据N-1、N和经由数据线D7发送的数据线N-1、N之间存在偏斜。
[0011]然后，为了以同步的方式接收被发送的并行数据，接收电路110使用测试并行数据来确定提供能够被用来接收数据的时序的接收时钟，并且通过使用这样确定的接收时钟来开始接收图像数据。接收时钟被确定为使得时序落入能够以同步的方式接收所有数据的可接收时段内。在通过使用测试并行数据确定了接收时钟之后，接收电路110开始接收图像数据。
[0012]接着，将给出接收电路110如何确定接收时钟的描述。
[0013]接收电路110包括作为产生参考时钟的锁相环电路的PLL 111。PLL 111将所产生的参考时钟提供至DLL 112并且提供至存储卡120。
[0014]DLL 112是延迟锁定环电路，其将由PLL 111产生的参考时钟作为输入并且输出相对于参考时钟在相位上被延迟的延迟时钟。如图3中所例示的,DLL 112产生延迟时钟，其中的一个延迟时钟具有与参考时钟相同的相位(延迟相位O)，而其中的其它延迟时钟具有相对于参考时钟的相位分别延迟了 1T/8至7T/8的延迟相位，其中T是参考时钟的一个时钟周期。8个延迟时钟相对于彼此相移了 T/8。
[0015]DLL 112将所产生的延迟时钟提供至存储单元113。存储单元113包括8个触发器(flip-flop) (FF0至FF7)。触发器FFO至FF7中的每一个连接至8个数据线DO至D7中的对应的一个，并且与从DLL 112提供的延迟时钟同步地接收并且保持从存储卡120发送的8位并行数据中的一位数据。
[0016]DLL控制单元117在主控制单元102的控制下控制DLL 112所产生的延迟时钟的延迟相位。DLL 112产生具有由DLL控制单元117所指定的延迟相位的延迟时钟。
[0017]此外，DLL控制单元117指示存储卡120发送测试并行数据和图像数据。具有循环冗余校验码的数据例如能够被用作测试并行数据。
[0018]当从DLL控制单元117接收到请求发送测试并行数据的指令时，存储卡120将测试并行数据与参考时钟同步地经由8个数据线发送至接收电路110。
[0019]接收电路110通过使用具有不同延迟相位的8个延迟时钟中的每一个来接收测试并行数据，并且确定包含能够被用来正确地接收测试并行数据的任何延迟相位的相位范围。然后，根据这样确定的相位范围，接收电路110确定待用于并行数据的接收的接收时钟的相位。
[0020]首先,DLL控制单元117命令DLL 112产生延迟时钟,该延迟时钟的延迟相位与参考时钟的延迟相位相同，并且还命令存储卡120发送出测试并行数据。
[0021]存储单元113与从DLL 112提供的延迟时钟同步地接收并且保持测试并行数据。更具体地，存储单元113中的触发器FR)至FF7中的每一个与延迟时钟同步地接收并且保持一位数据，并且将这样保持的数据输出至判断单元115。
[0022]从存储单元113接收了测试并行数据的判断单元115通过使用循环冗余校验码来校验数据，判断该数据是否已被正确地接收，并且将判断的结果提供至DLL控制单元117。
[0023]接收了判断的结果的DLL控制单元117然后命令DLL 112产生具有相对于参考时钟的相位延迟了 1T/8的延迟相位的延迟时钟，并且还命令存储卡120发送出测试并行数据。
[0024]通过重复上面的处理，接收电路110确定包含能够被用来正确地接收测试并行数据的任何延迟相位的相位范围。
[0025]日本特许公开专利公布第H06-224962号
[0026]日本特许公开专利公布第2006-50102号
[0027]日本特许公开专利公布第2003-224551号
[0028]日本特许公开专利公布第2008-235985号
【发明内容】
[0029]本发明的一个目的是提供一种用于确定用于接收存在偏斜的并行数据的时钟的相位的方法。
[0030]本发明的另一目的是提供一种接收电路，该接收电路实施用于确定用于接收存在偏斜的并行数据的时钟的相位的方法。
[0031 ] 本发明的又一目的是提供一种电子装置，该电子装置包含实施用于确定用于接收存在偏斜的并行数据的时钟的相位的方法的接收电路。
[0032]根据在本说明书中所公开的实施例的一方面，提供了一种用于确定用于接收存在偏斜的并行数据的时钟的相位的方法，该方法包括:对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，与参考时钟同步地发送测试并行数据，并且分别与具有延迟相位的延迟时钟以及具有与延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟同步地接收测试并行数据；对于该多个延迟相位中的每个延迟相位，判断通过延迟时钟接收的并行数据是否已被正确地接收，并且执行关于通过延迟时钟接收的并行数据与通过相邻延迟时钟接收的并行数据是否匹配的比较；从该多个延迟相位当中确定包含这样的延迟相位的相位范围:利用该延迟相位已正确地接收测试并行数据，并且对于该延迟相位执行的比较的结果表明匹配；以及根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
[0033]根据在本说明书中公开的实施例的一方面，提供了一种接收电路，包括:延迟锁定环电路，其被配置成:对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，分别输出具有延迟相位的延迟时钟以及具有与延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟；第一存储电路，其被配置成:与从延迟锁定环电路输出的延迟时钟同步地接收并且存储已与参考时钟同步地发送的测试并行数据；第二存储电路，其被配置成:与从延迟锁定环电路输出的相邻延迟时钟同步地接收并且存储已与参考时钟同步地发送的测试并行数据；判断电路，其被配置成:对于该多个延迟相位中的每个延迟相位，判断存储在第一存储单元中的并行数据是否已被正确地接收；并且输出判断的结果；比较电路，其被配置成:对于该多个延迟相位中的每个延迟相位，执行关于与延迟时钟同步地接收并且存储在第一存储单元中的并行数据与与相邻延迟时钟同步地接收并且存储在第二存储单元中的并行数据是否匹配的比较；并且输出比较的结果；以及相位确定电路，其被配置成:接收判断的结果和比较的结果；从该多个延迟相位当中确定包含这样的延迟相位的相位范围:利用该延迟相位已正确地接收测试并行数据，并且对于该延迟相位执行的比较的结果表明匹配；并且根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
[0034]根据在本说明书中所公开的实施例的一方面，提供了一种包含接收电路的电子装置，该接收电路包括:延迟锁定环电路，其被配置成:对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，分别输出具有延迟相位的延迟时钟以及具有与延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟；第一存储电路，其被配置成:与从延迟锁定环电路输出的延迟时钟同步地接收并且存储已与参考时钟同步地发送的测试并行数据；第二存储电路，其被配置成:与从延迟锁定环电路输出的相邻延迟时钟同步地接收并且存储已与参考时钟同步地发送的测试并行数据；判断电路，其被配置成:对于该多个延迟相位中的每个延迟相位，判断存储在第一存储单元中的并行数据是否已被正确地接收；并且输出判断的结果；比较电路，其被配置成:对于该多个延迟相位中的每个延迟相位，执行关于与延迟时钟同步地接收并且存储在第一存储单元中的并行数据与与相邻延迟时钟同步地接收并且存储在第二存储单元中的并行数据是否匹配的比较；并且输出比较的结果；以及相位确定电路，其被配置成:接收判断的结果和比较的结果；从该多个延迟相位当中确定包含这样的延迟相位的相位范围:利用该延迟相位已正确地接收测试并行数据，并且对于该延迟相位执行的比较的结果表明匹配；并且根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
【专利附图】
【附图说明】
[0035]图1是例示根据现有技术的数码相机的图。
[0036]图2是例示存在偏斜的并行数据的图。
[0037]图3是例示DLL输出的延迟时钟的图。
[0038]图4是例示由现有技术接收电路确定的相位范围的图。
[0039]图5是例示在本说明书中公开的数码相机的一个实施例的图。
[0040]图6是例示测试并行数据的图。
[0041]图7是例示接收电路的工作的流程图。
[0042]图8是例示测试并行数据如何被接收并且被存储在第一和第二存储单元中的时序图。
[0043]图9是例示通过延迟时钟接收的并行数据如何与通过相邻延迟时钟接收的并行数据相比较的图。
[0044]图10是例示如何确定相位范围和接收相位的图(部分I)。
[0045]图11是例示如何确定相位范围和接收相位的图(部分2)。
[0046]图12是例示如何确定相位范围和接收相位的图(部分3)。
【具体实施方式】
[0047]在图1至图3中，假设作为通过使用具有不同延迟相位的8个延迟时钟中的每一个来接收测试并行数据的结果，确定出已利用具有不同延迟相位(O至7T/8)的延迟时钟中的任何一个正确地接收测试数据。
[0048]在此情形中，包含能够被用来正确地接收测试并行数据的任何延迟相位的相位范围包含全部8个延迟相位(O至7T/8)，如图4中所描绘的。通常，从确保稳定接收的观点来看，优选的是选择具有位于相位范围中点的值的相位作为待用于并行数据的接收的接收时钟的相位。在例示的情形中，能够选择具有中点值的延迟相位3T/8或4T/8作为接收时钟的相位。
[0049]这里假定数据从数据N-1改变为数据N的位置(偏斜)在持续时间上短于延迟相位间隔T/8，如图4中所描绘，并且假定该偏斜的位置位于例如延迟相位3T/8与延迟相位4T/8之间。
[0050]如果该偏斜的位置如所描绘的那样位于延迟相位3T/8与延迟相位4T/8之间，则测试并行数据可以被正确地接收，而无论使用哪个延迟时钟，具有延迟相位3T/8的延迟时钟还是具有延迟相位4T/8的延迟时钟。
[0051]然而，如果选择了延迟相位3T/8和延迟相位4T/8，则可以以与FFO至FF7的建立时间或保持时间交叠的时序接收数据，而这可能导致不能正确地接收并行数据。
[0052]因此，选择延迟相位3T/8和延迟相位4T/8作为接收时钟的相位意味着已选择了通常将被排除的延迟相位。
[0053]下面将参考附图描述在本说明书中所公开的电子装置的优选实施例。然而，应注意，本发明的技术范围不受本文所描述的任何特定实施例的限制，而是能够被扩展至在所附权利要求和其等价物中所描述的发明。
[0054]图5是例示在本说明书中所公开的数码相机的一个实施例的图。
[0055]作为根据本实施例的电子装置的数码相机I包括存储图像数据的存储卡20以及接收从存储卡20输出的并行数据20的接收电路10。数码相机I还包括控制接收电路10的主控制单元2以及存储由接收电路10接收的并行数据的主存储单元3。数码相机I还包括未描绘的成像单元以及将所拍摄的图像数据发送至存储卡20的发送电路。
[0056]接收电路10在主控制单元2的控制下接收从存储卡20输出的图像数据并且将所接收的图像数据提供至主存储单元3。
[0057]当从接收电路10接收到请求发送图像数据的指令时,存储卡20与从接收电路10提供的参考时钟同步地将作为图像数据的8位并行数据经由8个数据线DO至D7发送至接收电路10。
[0058]为了以同步的方式从存储卡20接收并行数据,接收电路10使用测试并行数据确定提供能够被用来接收数据的时序的接收时钟，并且通过使用这样确定的接收时钟来接收图像数据。
[0059]接收电路10具有在下面描述的配置以确定接收时钟。
[0060]接收电路10包括:作为产生参考时钟的锁相环电路的PLL 11 ;作为产生延迟时钟和相邻延迟时钟的延迟锁定环电路的DLL 12 ;以及控制DLL 12的DLL控制电路17。DLL控制电路17受主控制单元2控制。
[0061]DDL 12产生相对于参考时钟在相位上延迟的两相时钟。更具体地，DLL 12输出具有多个延迟相位中的特定一个延迟相位的延迟时钟，一个延迟相位与参考时钟的相位相同，而其它延迟相位相对于其被延迟，并且相邻延迟时钟具有与延迟时钟的延迟相位相邻的延迟相位。
[0062]DLL 12能够被配置成通过使用从一组延迟元件选择的两个延迟元件和用于选择相应延迟元件的两个选择器来产生两相延迟时钟。
[0063]接收电路10还包括第一存储电路13和第二存储电路14。
[0064]第一存储电路13包括8个触发器(第一触发器FFO至FF7)。第一触发器FFO至FF7中的每一个连接至8个数据线DO至D7中的对应的一个，并且与从DLL 12提供的延迟时钟同步地接收并且保持从存储卡20发送的8位并行数据中的一位数据。
[0065]类似于第一存储电路13，第二存储电路14包括8个触发器(第二触发器FFO至FF7)。第二触发器FFO至FF7中的每一个连接至8个数据线DO至D7中的对应的一个，并且与从DLL 12提供的相邻延迟时钟同步地接收并且保持从存储卡20发送的8位并行数据中的一位数据。
[0066]8个第一触发器FFO至FF7分别对应于8个第二触发器FFO至FF7。第一触发器FFO和第二触发器FFO都连接至数据线D0，并且接收并且保持经由数据线DO发送的数据。类似地，第一触发器FFl至FF7和第二触发器FFl至FF7分别连接至数据线D2至D7，并且接收并且保持经由相应数据线D2至D7发送的数据。
[0067]接收电路10还包括判断电路15和比较电路16。
[0068]判断电路15判断存储在第一存储电路13中的并行数据是否已被正确地接收，并且将判断的结果提供至DLL控制电路17。更具体地，使用循环冗余校验方案，判断电路15判断与具有特定延迟相位的每个特定延迟时钟同步地接收的并行数据是否已被正确地接收。
[0069]比较电路16执行关于与一个特定延迟时钟同步地接收并且存储在第一存储电路13中的并行数据与与具有与该一个特定延迟时钟的相位相邻的延迟相位的相邻延迟时钟同步地接收并且存储在第二存储电路14中的并行数据是否匹配的比较，并且将比较的结果提供至DLL控制电路17。
[0070]基于判断的结果和比较的结果，DLL控制电路17确定包含这样的任何延迟相位的相位范围:利用该延迟相位已正确地接收并行数据，并且对于该延迟相位执行的比较的结果表明匹配。然后，根据这样确定的相位范围，DLL控制电路17确定待用于并行数据的接收的接收时钟的相位。
[0071]DLL控制电路17可以以硬件实施或者可以通过使用执行程序的工作电路来实施。
[0072]图6是例示测试并行数据的图。
[0073]存储卡20将测试并行数据经由数据线DO至D7发送至接收电路10。在相应数据线DO至D7上发送的数据块每个都包括开始位S、测试数据、作为循环冗余校验码的CRC码以及结束位E。
[0074]测试数据是I和O的位序列，优选地，不是所有位都是I或O。在相邻数据线上发送的测试数据构成位对，每个位对包括I和1、或O和O、或I和O。CRC-16例如可用作CRC码。优选地，将测试并行数据构造成使得数据在I与O之间改变的位置被包含在参考时钟的一个时钟周期内。
[0075]接着，将在下面参考图7的流程图来描述数码相机I中的接收电路10执行以确定接收时钟的接收相位的操作的序列。
[0076]在步骤SlO与S18之间的处理中，对于具有相应延迟相位的每个延迟时钟，重复从步骤S12至步骤S16的处理。
[0077]首先，在步骤S12，由接收电路10分别与延迟时钟和其相邻延迟时钟同步地接收存储卡20与参考时钟同步地输出的测试并行数据。
[0078]DLL控制电路17在主控制单元2的控制下命令DLL 11产生其延迟相位与参考时钟的相位相同的延迟时钟，并且还命令存储卡20发送出测试并行数据。
[0079]如图8中所例示的，当从DLL控制电路17接收到请求发送测试并行数据的命令时，存储卡20与参考时钟的上升沿同步地将测试并行数据经由8个数据线DO至D7发送至接收电路10。在图8中，在8个数据线DO至D7上发送的测试并行数据分别被描绘为数据块O至7。即，数据块O至7每个都与参考时钟的上升沿同步地发送至接收电路10。
[0080]如图9中所例示的,DLL 12产生具有相对于参考时钟的相位分别延迟了延迟相位O至7T/8的8个延迟时钟，并且将这样产生的延迟时钟提供至第一存储电路13。8个延迟时钟相对于彼此相移了 T/8。T是参考时钟的一个时钟周期。
[0081]此外，DLL 12产生具有相对于相应延迟时钟的延迟相位延迟了 T/8的延迟相位的相邻延迟时钟，并且将这样产生的相邻延迟时钟提供至第二存储电路14。相邻延迟时钟相对于参考时钟的相位在相位上分别被延迟了 1T/8至8T/8。
[0082]B卩，当延迟时钟具有相对于参考时钟具有相位差零的延迟相位时，与该延迟时钟相邻的相邻延迟时钟相对于参考时钟在相位上被延迟了 1T/8。
[0083]类似地，当延迟时钟具有相对于参考时钟具有相位差1T/8的延迟相位时，与该延迟时钟相邻的相邻延迟时钟相对于参考时钟在相位上被延迟了 2T/8。
[0084]此外，当延迟时钟具有相对于参考时钟具有相位差.7Τ/8的延迟相位时，与该延迟时钟相邻的相邻延迟时钟相对于参考时钟在相位上被延迟了 8Τ/8 = (T)。其它相邻延迟时钟也以同样的方式在相位上被延迟。
[0085]如图8中所例示的，与从DLL 12提供的延迟时钟同步地，第一存储电路13的第一触发器FFO至FF7中的每一个接收并且保持经由数据线DO至D7中的对应的一个发送的一位数据。然后，如图5中所例示，第一存储电路13的第一触发器FFO至FF7将这样保持的数据输出至判断电路15和比较电路16。
[0086]此外，如图8中所例示，与从DLL 12提供的相邻延迟时钟同步地，第二存储电路14的第二触发器FFO至FF7中的每一个接收并且保持经由数据线DO至D7中的对应的一个发送的一位数据。然后，如图5中所例示，第二存储电路14的第二触发器FR)至FF7将这样保持的数据输出至比较电路16。
[0087]接着，在步骤S14，比较电路16执行比较，以确定通过延迟时钟接收的并行数据与通过相邻延迟时钟接收的并行数据是否匹配。
[0088]在第一存储电路13的第一触发器FFO至FF7中的每一个中保持的数据被提供至比较电路16。同时，在第二存储电路14的第二触发器FR)至FF7中的每一个中保持的数据被提供至比较电路16。
[0089]然后，比较电路16执行关于在第一存储电路13的第一触发器FFO至FF7中的每一个中保持的数据与在第二存储电路14的第二触发器FFO至FF7中的对应的一个中保持的数据是否匹配的比较，并且将比较的结果提供至DLL控制电路17。
[0090]更具体地，比较电路16将在第一触发器FFO中保持的数据与在对应的第二触发器FFO中保持的数据相比较。同样，比较电路16将在第一触发器FFl至FF7中保持的数据与在对应的第二触发器FFl至FF7中保持的数据相比较。比较电路16以相同的方式比较其它数据。
[0091]在图9中例示的示例中，存储卡20将测试并行数据O和数据I依次发送至接收电路10。在数据I之前发送数据O。这里假设数据O是全部为I的8位并行数据。还假设数据I是全部为O的8位并行数据。然后，假设数据O改变为数据I的位置位于延迟相位3Τ/8与延迟相位4Τ/8之间。
[0092]与具有延迟相位O的延迟时钟同步地接收数据的、第一存储电路13的第一触发器FFO至FF7接收数据O。与与具有延迟相位O的延迟时钟相邻的相邻延迟时钟同步地接收数据的、第二存储电路14的第二触发器FFO至FF7也接收数据O。因此，在第一存储电路13的第一触发器FFO至FF7中的每一个中保持的数据是I (数据O)，而在第二存储电路14的第二触发器FFO至FF7中的每一个中保持的数据也是I (数据O)，即，两个数据匹配。因此，比较电路16将表明两个数据匹配的比较结果提供至DLL控制电路17。DLL控制电路17存储比较结果。
[0093]对于从存储器卡20发送并且通过使用具有延迟相位O的延迟时钟接收的所有测试数据，比较电路16将在第一触发器FFO中保持的数据与在对应的第二触发器FFO中保持的数据相比较。
[0094]在从测试数据被保持在第二存储电路14中的时刻开始持续到下一测试数据被保持在第一存储电路13的时刻为止的时间间隔期间，比较电路16将在第二存储电路14中保持的数据与在第一存储电路13中保持的数据相比较。更具体地，在从提出发送测试数据的请求的时刻直到测试数据的接收完成(检测到结束位)的时刻为止的时间间隔期间，例如，通过使用延迟相位O的时钟，即，参考时钟，比较电路16可以在在第一存储电路13的第一触发器FFO中保持的数据与在第二存储电路14的第二触发器FFO中保持的数据之间执行比较。
[0095]接着，在步骤S16，判断电路15判断由第一存储电路13的第一触发器FFO至FF7接收的并行数据是否已被正确地接收。更具体地，判断电路15通过使用在测试数据之后接收的CRC码来校验经由数据线DO发送并且被第一触发器FFO接收的测试数据，并且判断测试数据是否已被正确地接收。以同样的方式，判断电路15判断经由数据线Dl至D7中的每一个发送的测试数据是否已被正确地接收。然后，判断电路15将判断的结果提供至DLL控制电路17。DLL控制电路17存储判断的结果。
[0096]如果不能正确地接收CRC码，甚至当已正确地接收测试数据本身时，也确定没有正确地接收数据。
[0097]接着，处理前进至步骤S18，以对于具有延迟相位1T/8至7T/8的剩余延迟时钟中的每个延迟时钟，重复步骤S12至S16的处理。
[0098]将参考图9更详细地描述在步骤S14中执行的处理。
[0099]在步骤S14，分别与具有延迟相位1T/8和2T/8的延迟时钟同步地被第一存储电路13的第一触发器FFO至FF7接收并且保持的数据与与其相应相邻延迟时钟同步地被第二存储电路14的第二触发器FFO至FF7接收并且保持的数据相同。
[0100]接着，与具有延迟相位3T/8的延迟时钟同步地接收数据的、第一存储电路13的第一触发器FFO至FF7接收数据O。另一方面，与与具有延迟相位3T/8的延迟时钟相邻的延迟时钟同步地接收数据的、第二存储电路14的第二触发器FR)至FF7接收数据I。因此，在第一存储电路13的第一触发器FFO至FF7中的每一个中保持的数据是I，而在第二存储电路14的第二触发器FR)至FF7中的每一个中保持的数据是0，即，两者不匹配。因此，比较电路16将表明两者不匹配的比较结果提供至DLL控制电路17。DLL控制电路17存储比较结果。
[0101]接着，与具有延迟相位4T/8的延迟时钟同步地接收数据的、第一存储电路13的第一触发器FFO至FF7接收数据I。与与具有延迟相位4T/8的延迟时钟相邻的延迟时钟同步地接收数据的、第二存储电路14的第二触发器FFO至FF7接收数据I。因此，在第一存储电路13的第一触发器FFO至FF7中的每个触发器中保持的数据是0，而在第二存储电路14的第二触发器FFO至FF7中的每个触发器中保持的数据是0，即，两个数据匹配。因此，比较电路16将表明两个数据匹配的比较结果提供至DLL控制电路17。
[0102]以同样的方式，分别与具有延迟相位5T/8和7T/8的延迟时钟同步地被第一存储电路13的第一触发器FFO至FF7接收并且保持的数据与与其相应相邻延迟时钟同步地被第二存储电路14的第二触发器FFO至FF7接收并且保持的数据相同。
[0103]在图9中描绘的示例中，假设，数据O是全部为I的8位并行数据，并且数据I是全部为O的8位并行数据。然而，实际上，存在8位并行数据不全是I或不全是O的情形。在任何情形中，比较电路16将在第一存储电路13的第一触发器FFO至FF7中的每一个中保持的数据与第二存储电路14的第二触发器FFO至FF7中的对应的一个中保持的数据相比较。然后，当接收到表明经由数据线DO至D7中的任何一个数据线接收的数据在第一存储电路13与第二存储电路14之间不匹配的比较结果时，DLL控制电路17对于该特定延迟相位来存储表明通过该延迟接收的并行数据与通过其相邻延迟时钟接收的并行数据不匹配的结果。
[0104]接着，在步骤S20，DLL控制电路17确定包含这样的任何延迟相位的相位范围:利用该延迟相位已正确地接收并行数据，并且对于该延迟相位执行的比较的结果表明匹配。
[0105]更具体地，如图10中所描绘的，DLL控制电路17根据判断的结果来对于每个延迟相位设定标记A。
[0106]S卩，当通过使用具有特定延迟相位的特定延迟时钟已正确地接收所有测试并行数据时，DLL控制电路17对于该特定延迟相位将标记A设定为I。否则，对于该特定延迟相位，标记A被设定为O。
[0107]在图10中描绘的示例中，对于所有延迟相位，标记A被设定为I。
[0108]此外，如图10中所描绘的，DLL控制电路17根据比较的结果对于每个延迟相位来设定标记B。
[0109]S卩，当通过使用具有特定延迟相位的特定延迟时钟接收测试并行数据时，如果对于任何给定位数据，比较的结果表明不匹配，则DLL控制电路17对于该特定的延迟相位将标记B设定为O。否则，对于该延迟相位，标记B被设定为I。
[0110]如之前参考图9所描述的，与具有延迟相位3T/8的延迟时钟同步地被第一存储电路13的第一触发器FFO至FF7接收并且保持的数据与与其相邻延迟时钟同步地被第二存储电路14的第二触发器FR)至FF7接收并且保持的数据不匹配。因此，在图10中描绘的示例中，对于延迟相位3T/8标记B被设定为O。
[0111]此外，在本实施例中，对于与其标记B已被设定为O的延迟相位相邻的延迟相位4T/8，标记B也被设定为O。
[0112]因此，在图10中描绘的示例中，对于延迟相位3T/8和4T/8两者，标记B被设定为O0
[0113]然后，DLL控制电路17通过使标记A与标记B相与(AND)来计算每个延迟相位的标记C。其标记C被设定为I的任何延迟相位是这样的延迟相位:利用该延迟相位已正确地接收并行数据，并且对于该延迟相位执行的比较的结果表明匹配。
[0114]然后，DLL控制电路17确定包含其标记C被设定为I的任何延迟相位的相位范围A0相位范围八包含延迟相位^^^^”日^”日^”日和7T/8。
[0115]接着，在步骤S22，DLL控制电路17根据这样确定的相位范围A来确定待用于并行数据的接收的接收时钟的接收相位。
[0116]更具体地，通过排除位于相位范围A的端部的延迟相位来限定相位范围B;然后，DLL控制电路17能够根据这样限定的相位范围B来确定待用于并行数据的接收的接收时钟的接收相位。相位范围B包含延迟相位0、1Τ/8、6Τ/8和7T/8。通过排除位于相位范围A的两端的延迟相位，能够通过对于偏斜允许时序裕量来接收数据。
[0117]此外，DLL控制电路17能够将位于相位范围A的中间的延迟相位O或7T/8确定为待用于并行数据的接收的接收时钟的接收相位。通过使用具有位于相位范围A的中间的延迟相位的接收时钟,能够通过对于偏斜允许较大的时序裕量来接收数据。
[0118]在本实施例中，在位于相位范围A的中间的延迟相位O和7T/8中，具有较小值的延迟相位O被确定为接收时钟的接收相位。DLL控制电路17向主控制单元2通知接收时钟的接收相位已被确定。主控制单元2命令DLL控制电路17从存储卡20接收图像数据。此夕卜，主控制单元2命令主存储单元3从接收电路10接收图像数据。
[0119]然后，在步骤S24，接收电路10通过使用所确定的接收时钟来开始接收图像数据。接收电路10将所接收到的图像数据传递至主存储单元3，主存储单元3由此存储输入的图像数据。
[0120]接着，将在下面参考图11和图12描述DLL控制电路17如何确定相位范围和接收相位的其它示例。
[0121]在图11中描绘的示例中，对于延迟相位0、1Τ/8、2Τ/8、3Τ/8、6Τ/8和7T/8，标记A被设定为I。此外，在图11中描绘的示例中，对于延迟相位O和7Τ/8，标记B被设定为O。
[0122]因此，其标记C被设定为I的延迟相位是1Τ/8、2Τ/8、3Τ/8和6Τ/8，因此相位范围A包含延迟相位1Τ/8、2Τ/8、3Τ/8和6Τ/8。
[0123]在此情形中，通过排除位于相位范围A的端部的延迟相位而限定的相位范围B包含 2Τ/8。
[0124]位于相位范围A的中间的延迟相位也是2Τ/8。
[0125]在图11中描绘的示例中，能够将延迟相位2Τ/8确定为接收相位。
[0126]另一方面，在图12中描绘的示例中，对于延迟相位0、1Τ/8、2Τ/8、3Τ/8、4Τ/8、5Τ/8和6Τ/8，标记A被设定为I。此外，在图12中描绘的示例中，对于延迟相位O和1Τ/8，标记B被设定为O。
[0127]因此，其标记C被设定为I的延迟相位是2Τ/8、3Τ/8、4Τ/8、5Τ/8和6Τ/8，因此相位范围A包含延迟相位2Τ/8、3Τ/8、4Τ/8、5Τ/8和6Τ/8。
[0128]在此情形中，通过排除位于相位范围A的端部的延迟相位而限定的相位范围B包含 3Τ/8、4Τ/8 和 5Τ/8。
[0129]位于相位范围A的中间的延迟相位是4Τ/8。
[0130]在图12中描绘的示例中，能够将延迟相位4Τ/8确定为接收相位。
[0131]根据上述本实施例的电子装置，由于待用于并行数据的接收的接收时钟的接收相位根据包含这样的任何延迟相位的相位范围来确定:利用该延迟相位已正确地接收并行数据，并且对于该延迟相位执行的比较的结果表明匹配，所以能够正确地接收存在偏斜的并行数据。
[0132]用于接收存在偏斜的并行数据的另一可能方法将是减小待由DLL产生的延迟时钟的延迟相位之间的间隔。这可以通过将延迟相位间隔例如从Τ/8减小至Τ/16来完成。然而，减小延迟相位间隔涉及如下问题:包含DLL的接收电路的电路结构变得复杂。
[0133]相比之下，根据在本实施例中所公开的接收电路，能够正确地接收存在偏斜的并行数据，而无需减小延迟相位间隔。
[0134]在本发明中，在不背离本发明的精神和范围的情况下，能够以各种方式修改根据上面的实施例的用于确定待用于并行数据的接收的时钟的相位的方法、接收电路和电子装置。此外，在合适的情况下，能够将任何一个实施例的构成特征应用于其它实施例。
[0135]例如，在上面的实施例中，具有相对于延迟时钟的延迟相位相邻并且被延迟的延迟相位的相邻时钟已被用作具有与延迟时钟的延迟相位相邻的相位的相邻延迟时钟。可替选地，具有相对于延迟时钟的延迟相位相邻并且超前的延迟相位的相邻时钟可以被用作具有与延迟时钟的延迟相位相邻的相位的相邻延迟时钟。
[0136]此外，在上面的实施例中，已将判断电路描述为通过使用循环冗余校验方案来判断通过具有不同延迟相位的每个延迟时钟接收的并行数据是否已被正确地接收，但是也可以使用一些其它合适的校验方案。
[0137]尽管已对于接收电路包含在数码相机中的情形描述了上面的实施例，但包含接收电路的电子装置无需限制于数码相机。
【权利要求】
1.一种方法，包括: 对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于所述参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，与所述参考时钟同步地发送测试并行数据，并且分别与具有所述延迟相位的延迟时钟以及具有与所述延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟同步地接收所述测试并行数据； 对于所述多个延迟相位中的每个延迟相位，判断通过所述延迟时钟接收的并行数据是否已被正确地接收，并且执行关于通过所述延迟时钟接收的并行数据与通过所述相邻延迟时钟接收的并行数据是否匹配的比较； 从所述多个延迟相位当中确定包含这样的延迟相位的相位范围:利用该延迟相位已正确地接收所述测试并行数据，并且对于该延迟相位执行的所述比较的结果表明匹配；以及根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
2.根据权利要求1所述的方法，其中，根据通过排除位于所述相位范围的端部的任何延迟相位而限定的范围来确定待用于所述并行数据的接收的所述接收时钟的相位。
3.根据权利要求1所述的方法，其中，将位于所述相位范围的中间的延迟相位确定为待用于所述并行数据的接收的所述接收时钟的相位。
4.根据权利要求1所述的方法，其中，将待通过使用所述接收时钟接收的并行数据与所述参考时钟的上升沿同步地发送。
5.根据权利要求1所述的方法，其中，对于所述多个延迟相位中的每个延迟相位，通过使用循环冗余校验方案来判断通过所述延迟时钟接收的并行数据是否已被正确地接收。
6.根据权利要求1所述的方法，其中，将所述测试并行数据构造成使得数据在1与0之间改变的位置位于所述参考时钟的一个时钟周期内。
7.一种接收电路，包括: 延迟锁定环电路，所述延迟锁定环电路被配置成:对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于所述参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，分别输出具有所述延迟相位的延迟时钟以及具有与所述延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟； 第一存储电路，所述第一存储电路被配置成:与从所述延迟锁定环电路输出的延迟时钟同步地接收并且存储已与所述参考时钟同步地发送的测试并行数据； 第二存储电路，所述第二存储电路被配置成:与从所述延迟锁定环电路输出的相邻延迟时钟同步地接收并且存储已与所述参考时钟同步地发送的所述测试并行数据； 判断电路，所述判断电路被配置成:对于所述多个延迟相位中的每个延迟相位，判断存储在所述第一存储电路中的并行数据是否已被正确地接收；并且输出所述判断的结果； 比较电路，所述比较电路被配置成:对于所述多个延迟相位中的每个延迟相位，执行关于与所述延迟时钟同步地接收并且存储在所述第一存储电路中的并行数据与与所述相邻延迟时钟同步地接收并且存储在所述第二存储电路中的并行数据是否匹配的比较；并且输出所述比较的结果；以及 相位确定电路，所述相位确定电路被配置成:接收所述判断的结果和所述比较的结果；从所述多个延迟相位当中确定包含这样的延迟相位的相位范围:利用该延迟相位已正确地接收所述测试并行数据，并且对于该延迟相位执行的所述比较的结果表明匹配；并且根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
8.根据权利要求7所述的接收电路，其中，并行数据是η位数据，并且其中， 所述第一存储电路包括η个第一触发器，每个第一触发器与所述延迟时钟同步地接收并且保持一位数据， 所述第二存储电路包括η个第二触发器，每个第二触发器与所述相邻延迟时钟同步地接收并且保持一位数据，并且 所述比较电路被配置成:将存储在所述第一存储电路中的每个第一触发器中的位数据与存储在所述第二存储电路中的对应的一个第二触发器中的位数据相比较。
9.根据权利要求7所述的接收电路，其中，所述相位确定电路被配置成:根据通过排除位于所述相位范围的端部的任何延迟相位而限定的范围来确定待用于所述并行数据的接收的所述接收时钟的相位。
10.根据权利要求7所述的接收电路，其中，所述相位确定电路被配置成:将位于所述相位范围的中间的延迟相位确定为待用于所述并行数据的接收的所述接收时钟的相位。
11.一种包含接收电路的电子装置，所述接收电路包括: 延迟锁定环电路，所述延迟锁定环电路被配置成:对于其中的一个延迟相位与参考时钟的相位相同、而其中的其它延迟相位相对于所述参考时钟的相位被延迟的多个延迟相位中的每个延迟相位，分别输出具有所述延迟相位的延迟时钟以及具有与所述延迟时钟的延迟相位相邻的延迟相位的相邻延迟时钟； 第一存储电路，所述第一存储电路被配置成:与从所述延迟锁定环电路输出的延迟时钟同步地接收并且存储已与所述参考时钟同步地发送的测试并行数据； 第二存储电路，所述第二存储电路被配置成:与从所述延迟锁定环电路输出的相邻延迟时钟同步地接收并且存储已与所述参考时钟同步地发送的所述测试并行数据； 判断电路，所述判断电路被配置成:对于所述多个延迟相位中的每个延迟相位，判断存储在所述第一存储电路中的并行数据是否已被正确地接收；并且输出所述判断的结果； 比较电路，所述比较电路被配置成:对于所述多个延迟相位中的每个延迟相位，执行关于与所述延迟时钟同步地接收并且存储在所述第一存储电路中的并行数据与与所述相邻延迟时钟同步地接收并且存储在所述第二存储电路中的并行数据是否匹配的比较；并且输出所述比较的结果；以及 相位确定电路，所述相位确定电路被配置成:接收所述判断的结果和所述比较的结果；从所述多个延迟相位当中确定包含这样的延迟相位的相位范围:利用该延迟相位已正确地接收所述测试并行数据，并且对于该延迟相位执行的所述比较的结果表明匹配；并且根据所确定的相位范围来确定待用于并行数据的接收的接收时钟的相位。
12.根据权利要求11所述的电子装置，其中，并行数据是η位数据，并且其中， 所述第一存储电路包括η个第一触发器，每个第一触发器与所述延迟时钟同步地接收并且保持一位数据， 所述第二存储电路包括η个第二触发器，每个第二触发器与所述相邻延迟时钟同步地接收并且保持一位数据，并且 所述比较电路被配置成:将存储在所述第一存储电路中的每个第一触发器中的位数据与存储在所述第二存储电路中的对应的一个第二触发器中的位数据相比较。
13.根据权利要求11所述的电子装置，其中，所述相位确定电路被配置成:根据通过排除位于所述相位范围的端部的任何延迟相位而限定的范围来确定待用于所述并行数据的接收的所述接收时钟的相位。
14.根据权利要求11所述的电子装置，其中，所述相位确定电路被配置成:将位于所述相位范围的中间的延迟相位确定为待用于所述并行数据的接收的所述接收时钟的相位。
【文档编号】G06F17/50GK104424378SQ201410437182
【公开日】2015年3月18日 申请日期:2014年8月29日 优先权日:2013年9月11日
【发明者】稻川亮一 申请人:富士通半导体股份有限公司