专利名称：时钟相位差测量方法及设备的制作方法
技术领域：
本发明涉及电子技术，尤其涉及一种时钟相位差测量方法及设备。
背景技术：
时钟相位差的测量是指测量出同频时钟信号间上升沿或下降沿的时间差异。随着通讯领域中一些新技术的引入对时钟相位差的测量精度提出了更高的要求，例如美国电气禾口电子工禾呈师协会(Institute of Electrical andElectronics Engineers ；简称为 IEEE) 1588的应用可以使时间通过网络传输，传输的精度可达纳秒(ns)，这个时间在设备内传输就要有对时等要求，对时从电信号上看就是把两路时钟信号的上升沿或下降沿对齐，这就涉及到了测量两路时钟信号的相位差及其补偿的技术，IEEE 1588技术涉及到的时钟信号一般是1赫兹(Hz)或100HZ或IKHz等频率较低的信号，要求对齐的精度通常在Ins 之内，这就提出了对低频、Ins级精度的时钟相位差的测量需求。目前最为常见的测量时钟相位差的方法是对两路同频时钟信号进行相位差异计算得出相位差，将相位差作为间门信号控制计数器对更高频率的时钟信号进行脉冲计数， 将计数结果与更高频率的时钟信号的周期相乘即可得到两路同频信号的相位差。这种测量方法适用于对测量精度要求较低的时钟信号，对于测量像Ins级这种较高精度的时钟差所需的更高频率的时钟信号的频率要求大于吉赫兹(GHz)，这在实现上有一定难度且实现成本较高。现有技术中还有采用D触发器检测两路方波输入信号相位差的方法。在该方法中，采用D触发器对两路方波信号进行鉴相，将鉴相获得的脉冲信号送给下一级进行相位差值判别。具体鉴别相位差的过程需要先将数字信号转换为模拟信号，然后再通过模数转换(Analog-to-Digital conversion ；简称为AD)采集及积分等操作才能鉴出相位差。该方法可以鉴别出对像Ins级这样较高精度的时钟差，但是该方法实现较为复杂，实现成本同样较高。
发明内容
本发明提供一种时钟相位差测量方法及设备，用以实现对较高测量精度的时钟相位差的测量，降低时钟相位差测量的成本。本发明提供一种时钟相位差测量方法，包括对两路同频信号中的第一路信号进行相位调整；将所述两路同频信号中的第二路信号与相位调整后的第一路信号进行异或处理， 生成相位差脉冲信号，并将所述相位差脉冲信号作为响应处理模块的输入信号送入所述响应处理模块；判断所述响应处理模块是否根据所述相位差脉冲信号输出响应信号，所述响应处理模块在输入信号的脉冲宽度大于或等于所述响应处理模块的响应脉宽时输出响应信号；
当所述响应处理模块输出响应信号时，继续执行对所述相位调整后的第二路信号进行相位调整及后续操作，直到所述响应处理模块不输出响应信号为止；当所述响应处理模块未输出响应信号时，根据对所述第一路信号进行相位调整的次数和每次相位调整的步长值，获取所述两路同频信号的相位差。本发明提供一种时钟相位差测量设备，包括相位调整模块，用于对两路同频信号中的第一路信号进行相位调整；脉冲获取模块，用于将所述两路同频信号中的第二路信号与相位调整后的第一路信号进行异或处理，生成相位差脉冲信号，并将所述相位差脉冲信号作为响应处理模块的输入信号送入所述响应处理模块；所述响应处理模块，用于在输入信号的脉冲宽度大于或等于所述响应处理模块的响应脉宽时输出响应信号；响应判断模块，用于判断所述响应处理模块是否根据所述相位差脉冲信号输出响
应信号；触发模块，用于在所述响应判断模块判断出所述响应处理模块输出响应信号时， 触发所述相位调整模块继续对所述相位调整后的第一路信号进行相位调整；相位差获取模块，用于在所述响应判断模块判断出所述响应处理模块未输出响应信号时，根据所述第一路信号进行相位调整的次数和每次相位调整的步长值，获取所述两路同频信号的相位差。本发明的时钟相位差测量方法及设备，通过对两路同频信号中的一路信号进行相位调整，并获取调整后两路信号的相位差脉冲信号，将相位差脉冲信号作为响应处理模块的输入信号，利用响应处理模块在输入信号的脉冲宽度大于或等于其响应脉宽时产生响应信号的特点，判断经过相位调整后的两路信号的相位差是否达到一定精度要求，当达到一定精度要求时根据对一路信号进行相位调整的次数和每次相位调整的步长值，获取两路同频信号的相位差，该方法简单，易于使用现有器件来实现，并充分利用现有器件对时间的响应灵敏度实现对较高测量精度的相位差的测量，实现成本较低。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明一实施例提供的时钟相位差测量方法的流程图；图2为本发明一实施例提供的时钟相位差测量设备的结构示意图；图3A为本发明另一实施例提供的时钟相位差测量设备的结构示意图；图;3B为本发明另一实施例中未经相位调整的时钟信号的波形示意图；图3C为本发明另一实施例中经过相位调整后的时钟信号的波形示意图；图3D为本发明另一实施例中对两路时钟信号进行异或处理获取的相位差脉冲信号的波形示意图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。图1为本发明一实施例提供的时钟相位差测量方法的流程图。如图1所示，本实施例的方法包括步骤101、对两路同频信号中的第一路信号进行相位调整。对两路同频信号进行相位差测量是指测量出同频信号间上升沿或下降沿的时间差异。在本实施例中，首先通过三级时钟同步器件对两路同频信号中的一路信号进行相位调整，实现对两路同频信号的相位对齐。其中，被选中进行相位调整的一路信号即为所述第一路信号。对其中一路信号进行相位调整包括对该路信号进行相位的前移处理或对该路信号进行相位的后移处理。具体的，对该路信号进行相位的前移处理还是进行相位的后移处理视该路信号与另一路信号的相位差的关系而定，例如当该路信号与另一路信号相比其相位滞后时，需要对该路信号进行相位的前移处理；当该路信号与另一路信号相比另一路信号的相位滞后时，需要对该路信号进行相位的后移处理。在本实施例中，可以使用通信领域中常见的三级时钟同步器件对其中一路信号进行相位调整；通常三级时钟同步器件的相位调整范围在正负几百ns，而调整的步长通常在几个至几十个皮秒(ps)。例如所使用的三级时钟同步器件可以为DS3104器件，该DS3104 器件的相位调整范围为正负200ns，其调整步长为6ps。由此可见，本实施例使用最常见的三级时钟同步器件对两路信号进行相位对齐，可以将两路信号的相位差精度控制在ps级范围，而三级时钟同步器件的实现已经相当成熟，其价格也相当便宜。当两路同频信号的相位差较小时，可以仅使用一个三级时钟同步器件；当两路同频信号的相位差较大时，还可以使用多个(两个或两个以上)三级时钟同步器件相互级联， 通过相互级联的多个三级时钟同步器件在一次相位调整过程中对其中一路信号连续进行多次相位调整。例如当使用两个DS3104器件级联时，一次可以实现对其中一路信号进行 12ps的相位调整，而总的调节能力可以达到400ns。步骤102、将两路同频信号中的第二路信号与相位调整后的第一路信号进行异或处理，生成相位差脉冲信号，并将相位差脉冲信号作为响应处理模块的输入信号送入响应处理模块。当通过三级时钟同步器件对一路信号进行相位调整后，将未经相位调整的一路信号(即第二路信号)和经过相位调整的一路信号进行异或处理，生成相位差脉冲信号，然后将相位差脉冲信号作为响应处理模块的输入送入响应处理模块。其中，响应处理模块在输入信号的脉冲宽度大于或等于响应处理模块的响应脉宽时输出响应信号，反之不输出响应信号。该响应处理模块可由半导体器件实现，并充分利用半导体器件对信号变化的响应灵敏度较高的特性，来判别两路同频信号的相位差是否达到一定精度要求。对于半导体器件而言，根据输入信号是否能够输出响应信号是有条件的，通常要求输入信号的电平在变化后要有一定的保持时间(即响应脉宽)才能产生响应信号。 本实施例利用半导体器件这种只有在输入信号的脉冲宽度大于或等于其响应脉宽时才输
5出响应信号的特点，来判断两路同频信号的相位差是否达到一定精度要求。由上述可见，本实施例对两路同频信号的相位差的测量精度受响应处理脉宽的响应脉宽的限制。目前，由半导体器件实现的响应处理模块的响应脉宽通常在几十至几百个 ps，远远小于ns级，故可以实现对Ins级或更高级测量精度的时钟相位差的测量。另外，半导体器件相当成熟，且其价格相对低廉。步骤103、判断响应处理模块是否根据相位差脉冲信号输出响应信号；当判断结果为是，即响应处理模块输出响应信号时，执行步骤104 ；当判断结果为否，即响应处理模块未输出响应信号时，执行步骤105。在具体实施过程中，可以通过监测响应处理模块的输出引脚上的信号的宽度来判断响应处理模块是否输出响应信号。例如当响应处理模块具体为一计数器时，当作为其输入信号的相位差脉冲信号的脉冲宽度大于或等于其响应脉宽时，输出具有一定宽度的计数脉冲，故当监测到计数器的输出引脚上具有满足一定宽度的脉冲信号时，确定该计数器输出响应信号；反之，确定该计数器未输出响应信号。步骤104、继续对相位调整后的第一路信号进行相位调整，并返回执行步骤102。当响应处理模块输出响应信号时，说明两路同频信号的相位差还未达到响应处理模块的响应脉宽所表示的精度范围内，故继续对第一路信号进行相位调整。例如假设之前对第一路信号的相位进行了 6ps的前移，则继续将第一路信号的相位前移6ps，即将第一路信号的相位前移12ps。然后，继续将相位调整后的第一路信号与第二路信号的相位差脉冲信号送入响应处理模块，并判断响应处理模块是否输出响应信号，直到响应处理模块不输出响应信号为止。步骤105、根据对第一路信号进行相位调整的次数和每次相位调整的步长值，获取两路同频信号的相位差。当响应处理模块未输出响应信号时，说明两路同频信号的相位差已经达到了响应处理模块的响应脉宽所表示的精度范围，当响应处理模块的响应脉宽为PS级时，两路同频信号此时的相位差即在PS级范围内，而根据对第一路信号进行相位调整次数和每次相位调整的步长值所获取的两路同频信号的相位差也就在ps级，满足对Ins级的测量精度的测 量要求。具体的，当每次相位调整的步长值相同时，可以将对第一路信号的相位调整次数乘以相同的步长值，得出两路同频信号的相位差。当每次相位调整的步长值不同时，可以将每次相位调整的步长值相加，最终相加的结果为两路同频信号的相位差。由上述可见，本实施例的时钟相位差测量方法获取到两路同频信号的相位差，且其测量误差可以做到Ins或比Ins更小，实现了对测量精度要求较高的时钟信号的相位差的测量。本实施例的时钟相位差测量方法，实现原理相对简单，可以充分利用通信领域中现有的器件来实现，实现成本较低，并且充分利用通信领域中现有器件的响应灵敏度的特性，能够将测量误差限制在Ins级或比Ins更低的级，适用于各种对测量精度要求较高的时钟信号的相位差的测量，解决了对测量精度要求较高而频率较低的低频信号间相位差的测量问题。图2为本发明一实施例提供的时钟相位差测量设备的结构示意图。如图2所示，
6本实施例的设备包括相位调整模块21、脉冲获取模块22、响应处理模块23、响应判断模块对、触发模块25和相位差获取模块26。其中，相位调整模块21，与脉冲获取模块22连接，用于对两路同频信号中的第一路信号进行相位调整。脉冲获取模块22，与响应处理模块23连接，用于将两路同频信号中的第二路信号与相位调整后的第一路信号进行异或处理，生成相位差脉冲信号，并将相位差脉冲信号作为响应处理模块23的输入信号送入响应处理模块23。响应处理模块23，与响应判断模块M连接，用于在输入信号的脉冲宽度大于或等于响应处理模块23的响应脉宽时输出响应信号。响应判断模块M，用于判断响应处理模块23是否根据相位差脉冲信号输出响应信号。触发模块25，与响应判断模块M连接，用于在响应判断模块M判断出响应处理模块23输出响应信号时，触发相位调整模块21继续对相位调整后的第一路信号进行相位调整。相位差获取模块沈，与响应判断模块M连接，用于在响应判断模块M判断出响应处理模块23未输出响应信号时，根据对第一路信号进行相位调整的次数和每次相位调整的步长值，获取两路同频信号的相位差。上述各功能模块可用于执行图1所示时钟相位差测量方法的流程，其具体工作原理不再赘述，详见方法实施例的描述。其中，相位调整模块21可由现有通信领域中较为常见的一个三级时钟同步器件来实现，也可以由多个相互级联的三级时钟同步器件来实现。响应处理模块23可由通信领域中较为常见的半导体器件实现，例如可以是由半导体器件实现的计数器，其输入信号为本实施例的相位差脉冲信号，半导体器件的响应灵敏度即为其响应脉宽。进一步，本实施例的时钟相位差测量设备中的脉冲获取模块22和响应处理模块 23可由复杂可编程逻辑器件(Complex Programmable Logic Device ；简称为CPLD)或现场可编程门阵列(Field Programmable Gate Array ；简称为FPGA)实现，更为优选的是两个模块集成在同一 CPLD或FPGA上。 更进一步，本实施例的响应判断模块M、触发模块25和相位差获取模块沈可由中央处理单元(Central Processing Unit ；简称为CPU)来实现。其中，相位调整模块21、脉冲获取模块22和响应处理模块23受CPU的控制，整个时钟相位差测量设备在CPU的控制下完成对两路同频信号的相位差测量。再进一步，本实施例的时钟相位差测量设备可由CPLD或FPGA实现，即时钟相位差测量设备中的相位调整模块21、脉冲获取模块22、响应处理模块23、响应判断模块M、触发模块25和相位差获取模块沈均集成在CPLD或FPGA上。本实施例的时钟相位差测量设备，用以实现上述实施例提供的时钟相位差测量方法的流程，其各功能模块可由通信领域中现有的器件来实现，实现成本较低，并且充分利用通信领域中现有器件的响应灵敏度的特性，能够将测量误差限制在Ins级或比Ins更低的级，适用于各种对测量精度要求较高的时钟信号的相位差的测量，解决了对测量精度要求较高而频率较低的低频信号间相位差的测量问题。图3A为本发明另一实施例提供的时钟相位差测量设备的结构示意图。图:3B为本发明另一实施例中未经相位调整的时钟信号的波形示意图；图3C为本发明另一实施例中经过相位调整后的时钟信号的波形示意图；图3D为本发明另一实施例中对两路时钟信号进行异或处理获取的相位差脉冲信号的波形示意图。如图3A所示，本实施例的设备包括相位调整单元10、相位识别单元20和CPU30。其中，本实施例的相位调整单元10相当于图2中的相位调整模块21，其同样可由三级时钟同步器件(例如DS3104)实现，其用于对两路同频时钟信号中的一路进行相位调整。其中，未经相位调整的一路时钟信号的波形如图:3B所示，经过相位调整单元10—次或多次相位调整后使得相位识别单元20不再输出响应信号时的时钟信号的波形如图3C所
7J\ ο相位识别单元20包括异或运算部分和计数器，分别相当于图2中脉冲获取模块22 和响应处理模块23，具体可由半导体器件集成的CPLD实现。其中，异或运算部分用于对相位调整单元10输出的时钟信号与另一路未经相位调整的时钟信号进行异或处理，获取相位差脉冲信号，并将相位差脉冲信号输出给计数器。计数器用于根据相位差脉冲信号进行计数，并输出计数脉冲信号。本实施例的计数器只有在其输入引脚上的输入信号的脉冲宽度大于或等于某个时间值(即响应脉宽)时，才会在其输出引脚上输出计数脉冲，如果输入信号的脉冲宽度小于某个时间值，该计数器将无法进行计数，且不会输出计数脉冲信号。也就是说，如果相位差脉冲的脉冲宽度小到计数器无法响应，计数器就不会产生计数脉冲信号。其中，CPU30相当于图2中的响应判断模块M、触发模块25和相位差获取模块沈。 CPU30主要用于监测相位识别单元20是否有计数脉冲信号输出，并在监测到相位识别单元 20有计数脉冲信号输出时控制相位调整单元10继续对相位调整后的时钟信号进行相位调整，并负责记录相位调整单元对其中一路时钟信号进行相位调整的次数，在相位识别单元 20没有计数脉冲信号输出时，根据记录的相位调整次数与相位调整单元10每次相位调整时步长值相乘，获取两路时钟信号的相位差。本实施例的时钟相位差测量设备，在CPU30的控制下使得相位调整单元10不断的移动其中一路时钟信号的相位，异或运算部分不断计算相位调整后的时钟信号与另一路时钟信号之间的相位差，直至计算出的相位差使得计数器无法响应为止，表明此时的相位差脉冲信号的脉冲宽度小于某个时间值，亦即表明此时两路时钟信号的相位差小于某个时间值所表示的某个数量级。通常，由三级时钟同步器件实现的相位调整单元10的相位调整步长值远小于Ins。而现阶段CPLD芯片内部的逻辑单元对时钟的响应速度很快，也就是说或响应灵敏度很高或者说响应脉宽很小。例如以5M系列芯片为例，常见的 5M40Z/5M80Z/5M160Z/5M240Z/5M570Z等芯片只要时钟高电平或低电平的持续时间大于253ps就能产生响应信号，也就是说该些芯片的响应脉宽为253ps;而常见的 5M1270Z/5M2210Z等芯片只要时钟高电平或低电平的时间大于216ps就能产生响应信号， 也就是说该些芯片的响应脉宽为216ps。以5M1270Z/5M2210Z等芯片为例，时钟高电平的时间间隔只要大于216ps，该些芯片内部的计数器就可以计数，也就是说通过现有芯片很容易实现本实施例中相位识别单元20中的计数器，且保证计数器的响应脉宽在ps级。其中，当本实施例的相位调整单元10的相位调整步长值为6ps，而相位识别单元20中的计数器的响应脉宽为216ps时，可以通过多次相位调整实现测量精度不大于216ps的相位差的测量，远大于IEEE 1588领域要求的Ins级的测量精度，而三级时钟同步器件以及CPLD芯片相对比较成熟，价格比较便宜，从而降低了本实施例的实现成本。
本领域普通技术人员可以理解实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括R0M、RAM、磁碟或者光盘等各种可以存储程序代码的介质。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非把对其限制； 尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
权利要求
1.一种时钟相位差测量方法，其特征在于，包括 对两路同频信号中的第一路信号进行相位调整；将所述两路同频信号中的第二路信号与相位调整后的第一路信号进行异或处理，生成相位差脉冲信号，并将所述相位差脉冲信号作为响应处理模块的输入信号送入所述响应处理模块；判断所述响应处理模块是否根据所述相位差脉冲信号输出响应信号，所述响应处理模块在输入信号的脉冲宽度大于或等于所述响应处理模块的响应脉宽时输出响应信号；当所述响应处理模块输出响应信号时，继续执行对所述相位调整后的第二路信号进行相位调整及后续操作，直到所述响应处理模块不输出响应信号为止；当所述响应处理模块未输出响应信号时，根据对所述第一路信号进行相位调整的次数和每次相位调整的步长值，获取所述两路同频信号的相位差。
2.根据权利要求1所述的时钟相位差测量方法，其特征在于，所述对两路同频信号中的第一路信号进行相位调整包括使用一个三级时钟同步器件或多个相互级联的三级时钟同步器件对所述第一路信号进行相位调整。
3.—种时钟相位差测量设备，其特征在于，包括相位调整模块，用于对两路同频信号中的第一路信号进行相位调整； 脉冲获取模块，用于将所述两路同频信号中的第二路信号与相位调整后的第一路信号进行异或处理，生成相位差脉冲信号，并将所述相位差脉冲信号作为响应处理模块的输入信号送入所述响应处理模块；所述响应处理模块，用于在输入信号的脉冲宽度大于或等于所述响应处理模块的响应脉宽时输出响应信号；响应判断模块，用于判断所述响应处理模块是否根据所述相位差脉冲信号输出响应信号；触发模块，用于在所述响应判断模块判断出所述响应处理模块输出响应信号时，触发所述相位调整模块继续对所述相位调整后的第一路信号进行相位调整；相位差获取模块，用于在所述响应判断模块判断出所述响应处理模块未输出响应信号时，根据对所述第一路信号进行相位调整的次数和每次相位调整的步长值，获取所述两路同频信号的相位差。
4.根据权利要求3所述的时钟相位差测量设备，其特征在于，所述相位调整模块为一个三级时钟同步器件或多个相互级联的三级时钟同步器件。
5.根据权利要求3或4所述的时钟相位差测量设备，其特征在于，所述响应处理模块为半导体器件，所述响应处理模块的响应脉宽为所述半导体器件的响应灵敏度。
6.根据权利要求3或4所述的时钟相位差测量设备，其特征在于，所述相位差获取模块和所述响应处理模块由复杂可编程逻辑器件实现。
7.根据权利要求3或4所述的时钟相位差测量设备，其特征在于，所述相位调整模块、 所述脉冲获取模块、所述响应处理模块、所述响应判断模块、所述触发模块和所述相位差获取模块由复杂可编程逻辑器件实现。
全文摘要
本发明提供一种时钟相位差测量方法及设备。方法包括对两路同频信号中的第一路信号进行相位调整；将第二路信号与相位调整后的第一路信号进行异或处理生成相位差脉冲信号，将相位差脉冲信号送入响应处理模块；判断响应处理模块是否输出响应信号，响应处理模块在输入信号的脉冲宽度大于或等于所述响应处理模块的响应脉宽时输出响应信号；当输出响应信号时，继续执行对相位调整后的第二路信号进行相位调整及后续操作，直到响应处理模块不输出响应信号为止；当未输出响应信号时，根据对第一路信号进行相位调整的次数和每次相位调整的步长值，获取两路同频信号的相位差。本发明技术方案实现了对较高测量精度的时钟相位差的测量，降低了测量成本。
文档编号G01R25/00GK102426294SQ201110224568
公开日2012年4月25日 申请日期2011年8月5日 优先权日2011年8月5日
发明者迟立华 申请人:北京星网锐捷网络技术有限公司