一种射频卡门锁控制电路的制作方法
【专利摘要】本发明公开了一种射频卡门锁控制电路，包括有中央处理器集成电路，与中央处理器集成电路连接的射频通信集成电路、电源开关集成电路、直流电机的驱动电路、内存储器集成电路、AD采样及放大滤波电路。本发明具有低电压、低功耗、低成本、体积小的优点，且布线合理，使用咸性电池供电的控制电路，满足客户的需求。
【专利说明】一种射频卡门锁控制电路
[0001]
【技术领域】
[0002]本发明涉及控制电路领域，具体是一种射频卡门锁控制电路。
【背景技术】
[0003]现代是高科技信息产业化时代，也是高科技电子信息产品时代，而这些电子产品离不开电子电路的控制。射频卡门锁替代了机械钥匙，省去了机械钥匙的繁琐编号及易折易掉便找不回的不足之处，更灵活更方便，即便是卡坏了或丢了，只要管理程序还在PC里，只需要在管理程序中将此卡信息去掉，便不怕被无良之人有机可趁，无形之中更增加了门锁的管理力度。
【发明内容】
[0004]本发明要解决的技术问题是提供一种射频卡门锁控制电路，其具有低电压、低功耗、低成本、体积小的优点，且布线合理，使用咸性电池供电的控制电路，满足客户的需求。
[0005]本发明的技术方案为:
一种射频卡门锁控制电路，包括有中央处理器集成电路，与中央处理器集成电路连接的射频通信集成电路、电源开关集成电路、直流电机的驱动电路、内存储器集成电路、AD采样及放大滤波电路；
所述的中央处理器集成电路包括有微处理器，微处理器的脚I通过电阻R17连接接地端，微处理器的脚2分别连接VCC33和电容C5的一端，电容C5的另一端和脚4 3并联接入接地端，微处理器的脚5和脚6分别连接到晶振Yl的两端，微处理器的脚7 —端通过电阻R16连接到VCC33，另一端通过电容C6连接接地端；
所述的射频通信集成电路包括有射频芯片，射频芯片的脚2通过电容C7接地，射频芯片的脚7和脚9分别接入接地端，射频芯片的脚8直接接地，射频芯片的脚11和脚12分别通过电容C8和C9后与脚10并联接地，射频芯片的脚13和二极管Dl的一端并联接入电容ClO的一端，电容ClO的另一端接地，电阻R18并联于电容ClO上，射频芯片的脚19和脚20分别连接到晶振Y2的两端，且射频芯片的脚19与电容Cl I的一端连接，射频芯片的脚20与电容C12的一端连接，电容Cl I的另一端和电容C12的另一端并联接地，射频芯片的脚4、脚5、脚6、脚38分别与微处理器的脚15、脚16、脚11、脚17对应连接，射频芯片的脚1、脚3和脚39均与微处理器的脚25连接；
所述的电源开关集成电路包括有接口芯片J1，接口芯片JI的脚I分别连接输出端VCC6、通过电容Cl接地，接口芯片Jl的脚2和脚6分别接入接地端，并联的四个电阻组合Pl其中三个电阻的一端分别连接接口芯片的脚3、脚4和脚5，四个电阻组合Pl其中三个电阻的另一端连接电阻组合P2的一端，P2的另一端连接VCC33，电容C2的一端、接口芯片Jl的脚7并联后与电机接线端口 LOCK POffERl连接，电容C2的另一端、接口芯片Jl的脚8并联后与电机接线端口 LOCK P0WER2连接；
所述的直流电机的驱动电路的NPN三极管T2 Yl的基极通过电阻R6连接到微处理器的脚8，三极管T2 Yl的发射极接入接地端，三极管T2 Yl的集电极连接电阻R7的一端，PNP三极管T5 Y2的发射极连接VCC6和电阻R8的一端，PNP三极管T5 Y2的基极与电阻R7的另一端并联接入R8的另一端，电阻R14的一端和电阻R9的一端分别与PNP三极管T5 Y2的集电极连接，电阻R14的另一端通过电阻R15连接到接地端，微处理器的脚19接入到电阻R14和R15之间，电阻R9的另一端与PNP三极管T6 Y2的发射极、PNP三极管T7 Y2的发射极分别连接，PNP三极管T6 Y2的基极连接电阻RlO的一端，PNP三极管T6 Y2的集电极连接电阻Rll的一端，PNP三极管T7 Y2的基极连接电阻Rll的另一端，PNP三极管T7 Y2的集电极连接电阻RlO的另一端和NPN三极管T4 Yl的集电极，NPN三极管T4 Yl的基极通过电阻R13连接微处理器的脚9，NPN三极管T4 Yl的发射极连接接地端，NPN三极管T3Yl的集电极连接到PNP三极管T6 Y2的集电极，NPN三极管T3 Yl的基极通过电阻R12连接微处理器的脚10，NPN三极管T3 Yl的发射极连接接地端，NPN三极管T3 Yl的集电极、PNP三极管T6 Y2的集电极和PNP三极管T7 Y2的基极均与电机接线端口 LOCK POffERl连接，PNP三极管T7 Y2的集电极、NPN三极管T4 Yl的集电极和电阻RlO的另一端均与电机接线端口 LOCK P0WER2 ；
所述的内存储器集成电路包括存储器，存储器的脚1、脚2、脚3和脚4并联接入接地端，存储器的脚5连接微处理器的脚12和电阻R2的一端，存储器的脚6连接微处理器的脚13和电阻Rl的一端，存储器的脚7连接接地端，存储器的脚8连接微处理器的脚14、电阻Rl的另一端和电阻R2的另一端；
所述的AD采样及放大滤波电路的NPN三极管Yl T8的基极通过电阻R5连接到射频芯片的脚44RF TXD接口，NPN三极管Yl T8的发射极分别连接电容C14的一端和接地端，NPN三极管Yl T8的集电极连接到功率晶体管FDV301的源极，功率晶体管FDV301的门极与射频芯片的脚43RF CLK接口连接，功率晶体管FDV301的的漏极与电感LI的一端连接，电阻R22并联在NPN三极管Yl T8上，电感LI的另一端分别连接VCC33和通过电容C13接地，电容L12的一端连接电容C15，电容L12的另一端连接二极管IN4148的正极、电阻R19的一端和天线ANTA，电阻R19的另一端接地，二极管IN4148的负极分别连接电容C17的一端和电阻R20的一端，电容C17的另一端接地，电阻R21的一端和电容C16 —端并联连接接地端，电阻R20的另一端、电阻R21的另一端和电容C16的另一端连接到微处理器的脚20 KARDDETECT 接口。
[0006]所述的一种射频卡门锁控制电路还包括与中央处理器集成电路连接的蜂鸣器驱动电路，其包括有蜂鸣器、和电阻R3，NPN三极管Tl Y1，所述的蜂鸣器的BEEP端连接VCC33，蜂鸣器的BELL端连接NPN三极管Tl Yl的集电极，NPN三极管Tl Yl的发射极连接接地端，NPN三极管Tl Yl的基极通过电阻R3连接到微处理器的脚23。
[0007]所述的一种射频卡门锁控制电路还包括与中央处理器集成电路连接的LED驱动电路，其包括有串联连接的LED和电阻R4，电阻R4的外端与微处理器的脚21连接，LED的外端与微处理器的脚2221连接。
[0008]所述的一种射频卡门锁控制电路还包括3.3V电源线路，其包括有3.3V稳压芯片和电容C3，3.3V稳压芯片的脚I连接接地端和有极电容C3的一端，3.3V稳压芯片的脚2连接VCC-6，3.3V稳压芯片的脚3连接电源接入端VCC33和有级电容C3的另一端。
[0009]所述的一种射频卡门锁控制电路还包括与中央处理器集成电路连接的四线制程序下载与仿真接口集成电路，其包括有接口芯片J4，接口芯片J4的脚I连接微处理器的脚I，接口芯片J4的脚2连接VCC33，接口芯片J4的脚3连接微处理器的脚7，接口芯片J4的脚4接地。
[0010]本发明的VCC33指代3.3V供电电压，VCC6指代6V供电电压。
[0011]本发明的优点:
本发明在程序运行的过程中，开启微处理器时，系统中的软件定时器开始工作，并且在初始化后的时间中，以每秒一次方式累加记录此时时间值，通过SCL (时钟线)和SDA (数据线)和微处理器进行通讯，并以每秒一次的频率把这个时间存储在内存储器中。当在有射频卡片靠近时，天线周围的磁场发生变化，继而在天线的两个端口检测到电压下降，此时通过AD采样电路，把有射频卡片靠近时的AD采样值和初始化环境中的AD采样值比较，当大于一定阀值的时候，触发AD采样中断，并把此时开锁的时间通过SCL (时钟线)和SDA (数据线)和微处理器进行通讯，把此时的时间存储到内存储器中，方便以后数据验证。蜂鸣器和LED蜂鸣和闪烁一次，读取卡片的卡号和验证卡片的密码，验证通过后，微处理器的脚9P2.1接口和脚10 P2.2接口产生一个高电平和一个低电平，再通过微处理器的P2.0接口来控制直流电机的电流通断，继而控制直流电机的正转。在电机转动到一定位置后，触发了限位开关，在微处理器的脚26 Pl.5端口检测到低电平，电机停转并等待一段时间后，电机反转回到原来的位置，Pl.5端口回到高电平状态。接下来蜂鸣器和LED再运行一次。微处理器的脚27 Pl.6端口和微处理器的脚28 Pl.7端口用于监测房门的虚掩。综上所述，本发明电路设计合理简便，生产成本低而且易于大量生产，极大的满足了客户的需求。
【专利附图】
【附图说明】
[0012]图1是本发明中央处理器集成电路图。
[0013]图2是本发明射频通信集成电路图。
[0014]图3是本发明电源开关集成电路图。
[0015]图4是本发明直流电机的驱动电路图。
[0016]图5是本发明内存储器集成电路图。
[0017]图6是本发明AD采样及放大滤波电路图。
[0018]图7是本发明蜂鸣器驱动电路图。
[0019]图8是本发明LED驱动电路图。
[0020]图9是本发明3.3V电源线路图。
[0021]图10是本发明四线制程序下载与仿真接口集成电路图。
【具体实施方式】
[0022]一种射频卡门锁控制电路，包括有3.3V电源线路，中央处理器集成电路，与中央处理器集成电路连接的射频通信集成电路、电源开关集成电路、直流电机的驱动电路、内存储器集成电路、AD采样及放大滤波电路、蜂鸣器驱动电路、LED驱动电路和四线制程序下载与仿真接口集成电路； 见图9，3.3V电源线路用7533稳压芯片把6负的电压转化为3.3V，给系统提供稳定的电压源，其包括有3.3V稳压芯片和电容C3，3.3V稳压芯片的脚I连接接地端和有极电容C3的一端，3.3V稳压芯片的脚2连接VCC-6，3.3V稳压芯片的脚3连接电源接入端VCC33和有级电容C3的另一端；
见图1，中央处理器集成电路包括有微处理器，微处理器的脚I通过电阻R17连接接地端，微处理器的脚2分别连接VCC33和电容C5的一端，电容C5的另一端和脚4 3并联接入接地端，微处理器的脚5和脚6分别连接到晶振Yl的两端，微处理器的脚7 —端通过电阻R16连接到VCC33，另一端通过电容C6连接接地端；
见图2，射频通信集成电路包括有射频芯片，射频芯片的脚2通过电容C7接地，射频芯片的脚7和脚9分别接入接地端，射频芯片的脚8直接接地，射频芯片的脚11和脚12分别通过电容C8和C9后与脚10并联接地，射频芯片的脚13和二极管Dl的一端并联接入电容ClO的一端，电容ClO的另一端接地，电阻R18并联于电容ClO上，射频芯片的脚19和脚20分别连接到晶振Y2的两端，且射频芯片的脚19与电容Cll的一端连接，射频芯片的脚20与电容C12的一端连接，电容Cl I的另一端和电容C12的另一端并联接地，射频芯片的脚4、脚5、脚6、脚38分别与微处理器的脚15、脚16、脚11、脚17对应连接实现SPI通讯连接，射频芯片的脚1、脚3和脚39均与微处理器的脚25连接；
见图3，电源开关集成电路包括有接口芯片J1，接口芯片Jl的脚I分别连接输出端VCC6、通过电容Cl接地，接口芯片Jl的脚2和脚6分别接入接地端，并联的四个电阻组合PI其中三个电阻的一端分别连接接口芯片的脚3、脚4和脚5，四个电阻组合PI其中三个电阻的另一端连接电阻组合P2的一端，P2的另一端连接VCC33，电容C2的一端、接口芯片Jl的脚7并联后与电机接线端口 LOCK POffERl连接，电容C2的另一端、接口芯片Jl的脚8并联后与电机接线端口 LOCK P0WER2连接；
见图4，直流电机的驱动电路的NPN三极管T2 Yl的基极通过电阻R6连接到微处理器的脚8，三极管T2 Yl的发射极接入接地端，三极管T2 Yl的集电极连接电阻R7的一端，PNP三极管T5 Y2的发射极连接VCC6和电阻R8的一端，PNP三极管T5 Y2的基极与电阻R7的另一端并联接入R8的另一端，电阻R14的一端和电阻R9的一端分别与PNP三极管T5 Y2的集电极连接，电阻R14的另一端通过电阻R15连接到接地端，微处理器的脚19接入到电阻R14和R15之间，电阻R9的另一端与PNP三极管T6 Y2的发射极、PNP三极管T7 Y2的发射极分别连接，PNP三极管T6 Y2的基极连接电阻RlO的一端，PNP三极管T6 Y2的集电极连接电阻Rll的一端，PNP三极管T7 Y2的基极连接电阻Rll的另一端，PNP三极管T7 Y2的集电极连接电阻RlO的另一端和NPN三极管T4 Yl的集电极，NPN三极管T4 Yl的基极通过电阻R13连接微处理器的脚9，NPN三极管T4 Yl的发射极连接接地端，NPN三极管T3Yl的集电极连接到PNP三极管T6 Y2的集电极，NPN三极管T3 Yl的基极通过电阻R12连接微处理器的脚10，NPN三极管T3 Yl的发射极连接接地端，NPN三极管T3 Yl的集电极、PNP三极管T6 Y2的集电极和PNP三极管T7 Y2的基极均与电机接线端口 LOCK POffERl连接，PNP三极管T7 Y2的集电极、NPN三极管T4 Yl的集电极和电阻RlO的另一端均与电机接线端口 LOCK P0WER2 ；
见图5，内存储器集成电路包括存储器，存储器的脚1、脚2、脚3和脚4并联接入接地端，存储器的脚5连接微处理器的脚12和电阻R2的一端，存储器的脚6连接微处理器的脚13和电阻Rl的一端，存储器的脚7连接接地端，存储器的脚8连接微处理器的脚14、电阻Rl的另一端和电阻R2的另一端；存储器选用AT24C02芯片，用的是I2C总线的数据传输协议，在掉电的情况下，可以保存信息，在工作的时候，微处理器软件定时器记录微处理器的工作时间，同时每隔一秒钟把时间存储在存储器中，并且记录刷卡的信息，方便查阅历史信息；
见图6，AD采样及放大滤波电路的NPN三极管Yl T8的基极通过电阻R5连接到射频芯片的脚44RF TXD接口，NPN三极管Yl T8的发射极分别连接电容C14的一端和接地端，NPN三极管Yl T8的集电极连接到功率晶体管FDV301的源极，功率晶体管FDV301的门极与射频芯片的脚43RF CLK接口连接，功率晶体管FDV301的的漏极与电感LI的一端连接，电阻R22并联在NPN三极管Yl T8上，电感LI的另一端分别连接VCC33和通过电容C13接地，电容L12的一端连接电容C15，电容L12的另一端连接二极管IN4148的正极、电阻R19的一端和天线ANTA，电阻R19的另一端接地，二极管IN4148的负极分别连接电容C17的一端和电阻R20的一端，电容C17的另一端接地，电阻R21的一端和电容C16 —端并联连接接地端，电阻R20的另一端、电阻R21的另一端和电容C16的另一端连接到微处理器的脚20 KARDDETECT 接口。
[0023]见图7，蜂鸣器驱动电路包括有蜂鸣器、和电阻R3，NPN三极管Tl Y1，所述的蜂鸣器的BEEP端连接VCC33，蜂鸣器的BELL端连接NPN三极管Tl Yl的集电极，NPN三极管TlYl的发射极连接接地端，NPN三极管Tl Yl的基极通过电阻R3连接到微处理器的脚23。
[0024]见图8，LED驱动电路包括有串联连接的LED和电阻R4，电阻R4的外端与微处理器的脚21连接，LED的外端与微处理器的脚2221连接；
见图10，四线制程序下载与仿真接口集成电路包括有接口芯片J4，接口芯片J4的脚I连接微处理器的脚1，接口芯片J4的脚2连接VCC33，接口芯片J4的脚3连接微处理器的脚7，接口芯片J4的脚4接地；四线制程序下载与仿真接口集成电路与传统的JATG14接口相比，微处理器端口占用少，节约了微处理器的有限资源本发明的工作流程:
通电微处理器复位后，整个系统处于稳定的工作状态。初始化微处理器引脚和内部系统，使微处理器工作在低功耗模式下，同时微处理器的功耗控制端口脚25初始化为高电平，使射频芯片也处于低功耗模式下，降低静态时系统功耗。
[0025]在微处理器通上电后，当检测到高电平时，蜂鸣器在三极管的驱动下鸣响一次，同时LED闪烁一下。即微处理器检测到射频卡时，BELL为高定平，三极管Tl Yl导通，驱动蜂鸣器响一声，LEDPOffERl和LEDP0WER2分别为高电平和低电平输出，来驱动LED发光一次。然后微处理器通过SPI通讯，打开视频芯片thm3060的射频功能，此时在端口 RF_CLK中产生了 13.56MHZ的波形，通过功率晶体管EDV301和来自系统的3.3V的电压，对此波形进行功率放大，再通过C15和R19组成的高通滤波电路，让低于13.56MHZ频率的波形滤除掉，只让13.56MHZ的波形通过。这个这个频率的波形加载到天线ANTA上面，就对外部形成一个椭圆形的磁场(和天线的外形有关)，当在有射频卡片靠近时，此时检测到环境中的磁场变换，继而在天线的两个端口检测到电压下降，，此时微处理器的脚20 P2.4端口通过AD采样电路，记录下在当如环境中的AD值。完成一次米样后，关闭thm3060射频功能。在定时器作用下，间隔一段时间，再重复上面的功能。AD在当前环境下的采样值和初始化的AD值进行比较，当大于某个阀值的时候，触发AD采样中断，继而进行射频卡片的采样和密码校验，验证通过后，微处理器的直流电机驱动端口的P2.1和P2.2产生一个高电平和一个低电平，再通过控制P2.0端口来控制直流电机的电流通断，继而控制直流电机的正转。在电机转动到一定位置后，触发了限位开关，在微处理器的端口 Pl.5检测到低电平，电机停转并等待一段时间后，电机反转回到原来的位置，端口 Pl.5回到高电平状态，接下来蜂鸣器和LED再运行一次。端口 Pl.6和Pl.7用于监测房门的虚掩。
[0026]在程序运行的过程中，开启微处理器时，系统中的软件定时器开始工作，并且在初始化后的时间中，以每秒一次方式累加记录此时时间值，通过SCL (时钟线)和SDA (数据线)和微处理器进行通讯，并以每秒一次的频率把这个时间存储在存储器AT24C02中。
【权利要求】
1.一种射频卡门锁控制电路，其特征在于:包括有中央处理器集成电路，与中央处理器集成电路连接的射频通信集成电路、电源开关集成电路、直流电机的驱动电路、内存储器集成电路、八0采样及放大滤波电路； 所述的中央处理器集成电路包括有微处理器，微处理器的脚1通过电阻卩17连接接地端，微处理器的脚2分别连接7(^33和电容⑶的一端，电容⑶的另一端和脚4 3并联接入接地端，微处理器的脚5和脚6分别连接到晶振VI的两端，微处理器的脚7 —端通过电阻尺16连接到7(^33，另一端通过电容⑶连接接地端； 所述的射频通信集成电路包括有射频芯片，射频芯片的脚2通过电容07接地，射频芯片的脚7和脚9分别接入接地端，射频芯片的脚8直接接地，射频芯片的脚11和脚12分别通过电容⑶和⑶后与脚10并联接地，射频芯片的脚13和二极管01的一端并联接入电容010的一端，电容010的另一端接地，电阻818并联于电容010上，射频芯片的脚19和脚20分别连接到晶振^2的两端，且射频芯片的脚19与电容011的一端连接，射频芯片的脚20与电容012的一端连接，电容011的另一端和电容012的另一端并联接地，射频芯片的脚4、脚5、脚6、脚38分别与微处理器的脚15、脚16、脚11、脚17对应连接，射频芯片的脚1、脚3和脚39均与微处理器的脚25连接； 所述的电源开关集成电路包括有接口芯片了 1，接口芯片了1的脚1分别连接输出端乂^⑶、通过电容接地，接口芯片了1的脚2和脚6分别接入接地端，并联的四个电阻组合？1其中三个电阻的一端分别连接接口芯片的脚3、脚4和脚5，四个电阻组合？1其中三个电阻的另一端连接电阻组合？2的一端，？2的另一端连接7(1:33，电容02的一端、接口芯片了1的脚7并联后与电机接线端口 11)(? ？01现1连接，电容02的另一端、接口芯片了1的脚8并联后与电机接线端口 [00( ？0121？2连接； 所述的直流电机的驱动电路的三极管12 II的基极通过电阻册连接到微处理器的脚8，三极管12 VI的发射极接入接地端，三极管12 VI的集电极连接电阻87的一端，？册三极管15 12的发射极连接和电阻狀的一端，？册三极管15 12的基极与电阻87的另一端并联接入狀的另一端，电阻[4的一端和电阻四的一端分别与？册三极管15 12的集电极连接，电阻[4的另一端通过电阻町5连接到接地端，微处理器的脚19接入到电阻尺14和815之间，电阻四的另一端与？册三极管16 12的发射极、？册三极管17 12的发射极分别连接，三极管16 12的基极连接电阻[0的一端，？册三极管16 12的集电极连接电阻[1的一端，三极管17 12的基极连接电阻[1的另一端，？册三极管17 12的集电极连接电阻[0的另一端和册X三极管14 II的集电极，册X三极管14 II的基极通过电阻813连接微处理器的脚9，三极管14 II的发射极连接接地端，三极管丁3II的集电极连接到三极管16 12的集电极，册X三极管13 II的基极通过电阻812连接微处理器的脚10，册X三极管13 II的发射极连接接地端，册X三极管13 II的集电极、？册三极管16 12的集电极和？册三极管17 12的基极均与电机接线端口 [0(? ？01现1连接，？册三极管17 12的集电极、册X三极管14 II的集电极和电阻[0的另一端均与电机接线端口 [00( ？0呢尺2 ； 所述的内存储器集成电路包括存储器，存储器的脚1、脚2、脚3和脚4并联接入接地端，存储器的脚5连接微处理器的脚12和电阻以的一端，存储器的脚6连接微处理器的脚13和电阻町的一端，存储器的脚7连接接地端，存储器的脚8连接微处理器的脚14、电阻尺1的另一端和电阻02的另一端； 所述的仙采样及放大滤波电路的三极管VI 18的基极通过电阻85连接到射频芯片的脚44即1X0接口，三极管VI 18的发射极分别连接电容014的一端和接地端，册~三极管VI 18的集电极连接到功率晶体管？07301的源极，功率晶体管？07301的门极与射频芯片的脚43即0^接口连接，功率晶体管？07301的的漏极与电感11的一端连接，电阻尺22并联在册?三极管VI 18上，电感11的另一端分别连接7(^33和通过电容013接地，电容112的一端连接电容015，电容112的另一端连接二极管I财148的正极、电阻[9的一端和天线八，电阻[9的另一端接地，二极管I财148的负极分别连接电容017的一端和电阻尺20的一端，电容017的另一端接地，电阻821的一端和电容016 —端并联连接接地端，电阻以0的另一端、电阻821的另一端和电容016的另一端连接到微处理器的脚20 1(八尺002X201 接 口。
2.根据权利要求1所述的一种射频卡门锁控制电路，其特征在于:所述的一种射频卡门锁控制电路还包括与中央处理器集成电路连接的蜂鸣器驱动电路，其包括有蜂鸣器、和电阻83，册X三极管II II，所述的蜂鸣器的822？端连接7(^33，蜂鸣器的821端连接册?三极管II II的集电极，见^三极管II II的发射极连接接地端，见^三极管II II的基极通过电阻…连接到微处理器的脚23。
3.根据权利要求1所述的一种射频卡门锁控制电路，其特征在于:所述的一种射频卡门锁控制电路还包括与中央处理器集成电路连接的120驱动电路，其包括有串联连接的120和电阻财，电阻财的外端与微处理器的脚21连接，[￡0的外端与微处理器的脚2221连接。
4.根据权利要求1所述的一种射频卡门锁控制电路，其特征在于:所述的一种射频卡门锁控制电路还包括3.电源线路，其包括有3.3乂稳压芯片和电容(:3,3.3乂稳压芯片的脚1连接接地端和有极电容03的一端，3.稳压芯片的脚2连接7(^-6，3.稳压芯片的脚3连接电源接入端7(^33和有级电容03的另一端。
5.根据权利要求1所述的一种射频卡门锁控制电路，其特征在于:所述的一种射频卡门锁控制电路还包括与中央处理器集成电路连接的四线制程序下载与仿真接口集成电路，其包括有接口芯片了4，接口芯片了4的脚1连接微处理器的脚1，接口芯片了4的脚2连接7(^33，接口芯片了4的脚3连接微处理器的脚7，接口芯片了4的脚4接地。
【文档编号】G06K19/077GK104361384SQ201410615274
【公开日】2015年2月18日 申请日期:2014年11月5日 优先权日:2014年11月5日
【发明者】陈玉梅, 娄建伟, 王勉, 余晖, 赵宁, 赵靖, 郭良, 杨慧 申请人:安徽天智信息科技集团股份有限公司