在芯片设计布局中发现未知问题图案的系统与方法与流程

本发明关于半导体元件的制造，特别是关于一种在半导体元件制程的芯片设计布局中发现未知问题电路图案的系统与方法。

背景技术：

本段落中下列的叙述与范例并非为申请人所承认的熟知技术。

半导体元件的制造，是藉由将多层电路图案制作于晶圆上，以形成具有大量集成的晶体管的一复杂电路。在半导体元件的制造流程中，微影制程为负责将电路设计者所设计的电路图案转移至晶圆上的制程。

具有根据电路图案的不透光及透光图案的光罩/光盘用于在晶圆上将元件层图案化。光罩上邻近图案的效应、光学绕射、光阻制作与蚀刻、对晶圆的邻近图层所进行的化学机械式研磨(chemical-mechanical polishing，CMP)，以及图案与制造在晶圆上的邻近图层之间的几何与层叠关系都可能会造成元件层图案的变形。随着集成电路的元件密度，和集成电路的图案与布局的复杂度的增加，图案的变形经常会形成系统性缺陷，进而导致制造在晶圆上的元件的故障，或者形成使得元件性能降低的关键尺寸误差。

图1为显示在半导体元件的制造过程中将微影制程优化的初始设置及后续调整的一般流程。用于制造一元件层的光罩的电路图案由电路设计者所产生的一设计资料文件所描述，如方块101所示，其中，设计资料文件为GDS或是OASIS格式。设计资料可以是由随机布局产生器(random layout generator，RLG)所产生的随机电路图案，或者是由厂商或试点客户所提供的产品质量检验工具(product qualification vehicle，PQV)。方块102中显示了用于产生所需的光学邻近校正(optical proximity correction，OPC)结果的OPC创作，其中所使用的OPC模型与配方来自方块103。在OPC创作后，方块102根据OPC模型执行OPC认证，并且根据可制造设计(design for manufacturing，DFM)模型执行微影制程检查(lithographic process check，LPC)认证。

OPC与LPC认证预期了可能造成产量限制的特定电路布局以及图案的重要点。如方块104所示，通过微影制程使用OPC光罩所制造的晶圆，由光学或电子束检测器以及度量衡机器所检测，以侦测晶圆中的缺陷，并且测量重要点的关键尺寸。预期的重要点的检测资料以及测量资料被回馈至方块103，以调整OPC以及DFM的模型与配方。一般来说，由于图案化的误差可能会来自各种邻近以及下方图层的影响，包括如光学、化学、蚀刻、CMP、其他制程以及如光罩/光盘的误差所造成的效果，因此很难将OPC/DFM的模型/配方完美化。更糟糕的是，某些效果可能是近距离的，而某些效果则可能为远距离的。

如果微影制程中的光学条件与用于获得OPC解决方案的仿真光学条件相符，则OPC在控制线宽方面而言为非常有效的手段。然而即使在经过OPC校正后，散焦以及曝光量的变化依然会造成线宽的改变。在微影制程中定焦的变化是由光阻厚度、晶圆表面形状以及晶圆平面与透镜系统之间的相对距离的改变所造成。曝光量的改变一般是由扫瞄器或者光学微影系统中的光照射所造成。焦深以及曝光的范围界定了微影系统的制程窗口。最先进的根据制程窗口制作的OPC保证了可接受的微影制程质量，但线宽依然会在制程窗口中改变。线宽的变化对时序以及设计中的电流泄漏会造成直接的影响。

微影制程仿真一般用于仿真电路图案，并且用于预测较有可能造成图案变形的重要点。OPC与LPC为广泛被用来校正图案变形的重要技术。CMP仿真亦可以用来在电路布局中判断重要点。另一方面，亦可以在元件上执行物理性故障分析(physical failure analysis，PFA)来识别重要点。为了确保系统性缺陷能够正确地被识别出来并且适当地被排除，利用预测或识别得到的重要点，对晶圆进行抽样与检测的制程监控为必要的手段，藉此在半导体元件的制程中达到高产量的结果。

在制程监控中常用的一个手段，为在制造流程中对晶粒与晶圆进行抽样，以搜集大量数量的重要点的扫描式电子显微(scanning electron microscopic，SEM)影像。重要点可以通过LPC、CMP以及其他已知技术或经验的手段所预测，或者可以由PFA手段所识别。在理想的情形中，预测出来的重要点越多，则错失关键缺陷的机会就会越小。然而，在实际执行的情形中，在制程监控时所使用的重要点的数量不能超载晶圆检测器，且许多预测的重要点也 可能因为模型的误差而为非系统性或者非关键的点。因此，对于半导体制造商而言，要如何以最大的准确度以及良好的完整性来预测重要点一直都是一个重大的挑战。

在基于芯片设计布局的微影制程或者CMP模拟方式预测重要点的已知手段中还存在有另一个缺点。由于微影制程或CMP模型在已知芯片设计布局上预测重要点，所预测的重要点的电路图案局限于已知的芯片设计布局中可取得的电路图案。在包含有新电路图案的芯片设计的修改版本中可能会存在无法由这些重要点所涵盖的灾难性系统性缺陷。此外，在半导体晶圆厂中具有良好质量的产线在制造新芯片设计的半导体元件时，仍然有错失对产量造成限制的缺陷的风险。

技术实现要素：

本发明所提供的方法与系统旨在克服上文中所述的半导体元件的制造过程中，预测与发现芯片设计布局的问题电路图案时的挑战与缺点。据此，本发明的一主要目标在于提供包含一关键特征资料库、一统计模型创建器以及一基于统计模型的预测器的系统，用于发现未知的问题电路图案。

本发明的关键特征资料库为用于储存关键特征数据库的资料库。各个关键特征数据库包括多个在某一芯片设计布局中的已知问题电路图案、从制程中所取得的对应的实体测量数据以及与该实体测量值相关的仿真数据。各个关键数据库亦用于储存由统计模型创建器为对应的芯片设计布局所创建的统计模型。

统计模型创建器将储存在关键特征数据库中的已知问题电路图案分类为模型训练数据组以及模型验证数据组。每一个数据组包括来自该关键特征数据库中的一定数量的已知问题电路图案。统计模型创建器从已知问题电路图案中撷取特征，利用模型训练数据组创建统计模型，并且根据基于实体测量数据及仿真数据或设计数据之间的偏差所获得的所需目标规格通过模型验证数据组对统计模型进行验证。

基于统计模型的预测器接收大量的候选电路图案，从这些图案中撷取特征，并且根据储存在对应关键特征数据库中的一个以上的统计模型预测及发现未知问题电路图案。候选电路图案可以藉由将设计布局划分为小区块而从 芯片设计布局中撷取设计剪辑所产生，或者藉由在芯片设计布局上实施具有严格设定的微影制程仿真来识别重要点位置所产生，或者可以藉由利用强烈敏感度设定对根据芯片设计布局制造的晶圆进行检测来寻找缺陷位置所产生。

本发明的另一目的在于提供一种在半导体制程中发现芯片设计布局的未知问题电路图案的方法。该方法首先准备一关键特征资料库，所述关键特征资料库包括从芯片设计布局中所撷取出的具有多个已知问题电路图案的至少一关键特征数据库。各个问题电路图案可以具有从已制造的半导体元件上测量而得的相关实体数据，以及基于储存在对应的关键特征数据库中的芯片设计布局所产生的仿真数据。

接着，本发明所提供的方法根据基于相关实体数据及仿真数据或设计数据之间的偏差的目标规格创建基于多个已知问题电路图案的一个以上的统计模型。所创建的统计模型被储存在对应的关键特征数据库中。

大量的候选电路图案从芯片设计布局中所产生，或者通过检测已制造有芯片设计布局的晶圆所产生。各个候选电路图案接着根据一个以上的统计模型被进行预测并且被标记为有问题或者没有问题的电路图案。如果一个候选电路图案被标记为有问题，则将其与已经储存在对应关键特征数据库中的已知问题电路图案进行比对。如果被标记为有问题的候选电路图案不与任何已知问题电路图案相符，则该候选电路图案被储存在对应的关键特征数据库中，并且从后续的预测步骤中移除。

附图说明

熟悉本领域的技术人员，在配合下列附图研读下文中较佳实施例的说明后将会对本发明有更进一步的了解，这些附图包括：

图1为一流程图，其中显示了制造半导体元件中，优化其微影制程的初始设置以及调整的一般流程；

图2为显示了根据本发明的用于在半导体元件的制造过程中发现芯片设计布局中的未知问题电路图案的系统方块图；

图3为显示根据本发明用于储存数个关键特征数据库的关键特征资料库的示意图；以及

图4为显示了根据本发明的用于在半导体元件的制造过程中发现芯片设计布局中的未知问题电路图案的方法的流程图。

其中，附图标记说明如下：

101 GDS或是OASIS格式的设计资料

102 OPC创作及OPC/LPC认证

103 OPC/DFM模型与配方的设置与调整

104 晶圆光学或电子束检测与度量

200 系统

201 关键特征资料库

202 统计模型创建器

203 基于统计模型的预测器

204 候选电路图案

205 未知问题电路图案

301 关键特征数据库

401-405 步骤

具体实施方式

图2显示了系统200的方块图，系统200为根据本发明的用于发现芯片设计布局中的问题电路图案的系统。如图2所示，系统200包括一关键特征资料库201、一统计模型创建器202，以及一基于统计模型的预测器203。

如图3所示，关键特征资料库201为用于储存数个关键特征数据库301的资料库的储存装置。在关键特征资料库201中，可使用各种不同的索引来标示每一个关键特征数据库301。举例来说，可以通过技术节点来标示数据库，如14nm、10nm或7nm的技术节点；或者，可以通过生产线等特征来作为索引的标示。每一个关键特征数据库301包括多个已知问题电路图案以及其所对应的实体测量数据，例如缺陷影像区块或者从制造过程中所取得的关键尺寸(critical dimension，CD)测量值，以及与该实体测量值相关的仿真数据。

在本发明中，每一个关键特征数据库301包括由统计模型创建器202基于多个已知问题电路图案所创建的至少一个统计模型。为了验证统计模型的 准确性，已知问题电路图案被分类为模型训练数据组以及模型验证数据组。每一个数据组都包括关键特征数据库301中一定数量的已知问题电路图案。

在统计模型的创建过程中，为统计模式的创建设定了一模型目标规格。在本发明的较佳实施例中，模型目标规格的设定基于实体测量数据以及仿真数据或设计数据之间的偏差所设定。举例来说，对于一个已知问题电路图案而言，可以利用已知问题电路图案的设计剪辑从微影制程仿真中将仿真CD数据计算出来。模型目标规格可以被设定成在实体CD测量值与仿真CD数据或设计CD数据之间的CD偏差大于10％。换言之，从模型训练数据组中所创建的理想统计模型，在模型训练数据组中所有具有CD偏差大于10％的问题电路图案都满足该统计模型，且模型训练数据组中所有具有CD偏差小10％的问题电路图案都不满足该统计模型。

根据本发明的内容，一组特征从与问题电路图案对应的设计剪辑中被撷取出来。从各个问题电路图案所撷取出来的特征的范例，包括图案密度、图案周长、最小或最大线宽、最小或最大间隔、图案方位、边缘数目、内角或外角、空间频率分布等特征。上述的这些特征仅为范例，熟知本领域的技术人员亦可以在此使用许多其他的特征。

通过相关实体测量值与仿真数据或设计数据之间的偏差的目标规格，可以利用从模型训练数据组中各个问题电路图案中所撷取出来的特征来调整统计模型。在统计数据分析以及数据探勘中有许多的模型训练算法被广泛使用。举例来说，基于判定树的模型算法、线性回归、非线性回归、支持向量机器(support vector machine，SVM)、k-Means分群算法、阶层式分群法等方法。上述的模型算法皆可以被使用在模型训练数据组中，用于为模型训练数据组中的问题电路图案建立统计模型。

在模型训练数据组中的统计模型被建立之后，统计模型被应用在模型验证数据组中。在模型验证数据组中，模型训练时从设计剪辑中所撷取的该组特征也从与各个问题电路图案对应的设计剪辑中被撷取出来。统计模型被使用来预测模型验证数据组中的各个问题电路图案的行为表现。

举例来说，可以利用模型训练数据组，基于模型目标规格定为实体CD测量值与仿真CD数据或设计CD数据之间的CD偏差大于10％的条件建立一个统计模型。藉由将所建立的统计模型应用到模型验证数据组中的问题电 路图案的该组特征中，便能预测出与各个问题电路图案相对应的CD偏差是否与规格目标相符。

在模型验证的过程中，模型验证数据组中的各个问题电路图案的预测结果，被拿来与实体CD测量值与仿真CD数据或设计CD数据之间的CD偏差相比较，藉此判断预测结果是否与事实相符。模型的准确性，可以基于模型验证数据组中有多少的问题电路图案被正确地预测来判断。统计模型的稳健性则可以基于统计模型的准确度来判断。

根据本发明的内容，由统计模型创建器202为各个关键特征数据库301所创建的统计模型被储存在对应的关键特征数据库301中，如图3所示。其中，利用不同的模型算法或者利用从关键特征数据库301中的问题电路图案所撷取出来的不同组特征，可以为一个对应的关键特征数据库301建立并且储存多个统计模型。

本发明的基于统计模型的预测器203使用关键特征数据库301的统计模型来预测并且发现未知问题电路图案205。如图2所示，基于统计模型的预测器203基于储存在关键特征资料库201的关键特征数据库301中的统计模型，从候选电路图案204预测未知问题电路图案205。

为了能发现未知问题电路图案，必须要提供足够数量的候选电路图案204。根据本发明的内容，候选电路图案204可以在技术节点或生产线的初始鉴定时，基于目标半导体技术的规格由随机布局产生器所产生，其中，目标半导体技术可以为设计规则、DFM规则、制程模型、标准单元等技术。

针对一个特定芯片设计布局的制造，可以通过将芯片设计布局划分为许多小区块，并且通过粗略过滤的手段来排除空白或者非关键的区域，以从芯片设计布局中产生一大组所有可能的电路图案作为候选电路图案204。此方法的缺点在于，用于产生所有可能的电路图案的计算过程可能会非常的昂贵，且候选电路图案的数量可能会多到无法处理。此外，许多可能的电路图案也许仅包括微小且较不可能有问题的图案。

本发明中提供了另一种利用LPC工具来产生候选电路图案的方法。可以利用LPC工具中所用的重要点侦测来模拟并且分析微影制程与芯片设计布局，以产生候选电路图案204。藉由利用严格的临界值设定以及延伸制程窗口设定来加强潜在的系统性问题，许多的重要点可以被识别出来，且其所对 应的电路图案亦可以从芯片设计布局中被撷取出来作为候选电路图案204。

在半导体元件制造过程的初始冲刺期中，可以利用具有强烈敏感度设定的晶圆检测器来检测晶圆并且侦测潜在的系统性缺陷区域来产生候选电路图案204。具有集中曝光矩阵(focus exposure matrix，FEM)的晶圆在多个制程窗口中识别潜在缺陷区域时会特别有用。已识别的潜在缺陷区域的对应的电路图案，可以从半导体元件的芯片设计布局中被撷取出来作为候选电路图案204。

根据本发明的内容，基于统计模型的预测器203从所有的候选电路图案204中将用于创建统计模型的对应的该组特征撷取出来。每一个统计模型被应用在对应的该组特征中，藉此预测并且将各个候选电路图案标示为有问题或者没有问题的电路图案。被预测为有问题的候选电路图案被识别为问题电路图案205，并且会将其从未来由其他统计模型所执行的预测步骤中移除。

如果被预测为有问题的候选电路图案在关键特征数据库301中没有相同的电路图案，则预测为有问题电路图案205会被储存在关键特征数据库301中。如果预测的电路图案为新发现的问题电路图案，则可以将该问题电路图案涵盖于在未来测试载具中并且对其进行验证。新发现的问题电路图案应当立即在芯片设计布局中被修复。

在本发明中，基于统计模型的预测器203将针对某一关键特征数据库301所建立的所有统计模型应用于候选电路图案204中，藉此可使用所建立的完整的统计模型来检测候选电路图案204。熟悉本领域的技术人士应当了解发现未知问题电路图案的成功与否，仰赖于所建立的统计模型的准确性及完整性。

在此应注意的是，本发明的要旨在于基于从电路图案中所撷取的特征所获得的统计模型，来建立半导体元件制造过程中芯片设计布局的电路图案的效果的模型。因此，仅有在使用来建立模型的特征能够正确地捕捉电路图案在半导体元件的制造过程中所造成的效果时，才能建立良好的统计模型。

熟知本领域的技术人员已经了解并且观察到了光学邻近效应在芯片设计布局的图案化中扮演了重要的角色。为了能够改善所建立的统计模型的准确性与完整性，本发明中统计模型创建器202用来创建统计模型的特征包括从关键特征数据库301中具有不同尺寸的电路图案所撷取出来的特征。利用具 有不同尺寸的电路图案，统计模型可以更良好地捕捉光学邻近效应。

由于在半导体元件的制造过程中将电路图案一层一层地叠加，除了利用具有不同尺寸的电路图案来撷取特征以外，本发明亦使用了设计当层的下方一或多层的设计剪辑的电路图案来撷取特征，以捕捉多个电路层的效应。如OR、Exclusive OR、AND、NOT等的布尔运算符可以被应用到包含当层与下方一或多层的设计剪辑中，以形成特征撷取的合成电路图案。

图4显示了一流程图，其总结了本发明用于发现未知问题电路图案的方法。在该方法的步骤S401中，准备一关键特征数据库并且将其储存在一关键特征资料库中。关键特征数据库包括了多个已知问题电路图案。在步骤S402中，藉由将已知问题电路图案分类为模型训练数据组与模型验证数据组，来建立至少一个统计模型。所建立的统计模型被储存在对应的关键特征数据库中。

在步骤S403中，产生多个候选电路图案。候选电路图案可以通过RLG、芯片设计布局或者藉由检测FEM晶圆所产生。在步骤S404中，由关键特征数据库所提供的统计模型被应用至各个候选电路图案中，以预测各个候选电路图案为有问题的电路图案或者为没有问题的电路图案。如果一个候选电路图案被预测为有问题的电路图案，便会将其从多个候选电路图案中移除，并且不再应用到其他的统计模型中进行进一步的预测步骤。

在步骤S405中，将于步骤S404中所发现的问题电路图案与已经存在于对应的关键特征数据库中的已知问题电路图案进行比对。如果发现的问题电路图案并不存在于数据库中，便会将所发现的问题电路图案储存于数据库中。

如上文中所述，用于发现未知问题电路图案的方法可以被使用在新技术节点或制造产在线的初始鉴定中。该方法亦可以在被应用于制造半导体元件的初始冲刺阶段中，藉此在昂贵且耗时的制造循环开始之前发现并且修复芯片设计布局中的问题电路图案。本方法亦可以被使用来发现芯片设计布局修改版本中的未知问题电路图案。候选电路图案可以从芯片设计布局的修改版本中的修改部分中撷取出来。当产线准备好要制造新的半导体元件时，本方法亦可以用来帮助发现新半导体元件的芯片设计布局中可能存在的未知问题电路图案。

在此值得一提的是，本发明图2中所示的统计模型创建器202以及基于 统计模型的预测器203可以由具有一个以上的计算器处理器与内存元件配置来执行程序命令的计算器系统，利用设计来执行统计模型与预测的程序命令所实现。统计模型创建器202以及基于统计模型的预测器203亦可以为专门设计来执行统计模型创建器202以及基于统计模型的预测器203所需的功能的硬件装置。

以上所述仅为本发明的实施例及其应用范例，当不可用以限定本发明可实施的范围，而任何熟知本领域的普通技术人员根据本文内容所能完成的各种改良及变化，均应视为不脱离本发明实质内容而涵盖于权利要求中。凡是利用本文内容及所附图式而达成的等效结构，不论是直接或间接应用于此技术或其他相关技术领域，均应视为属于本发明的权利要求范围内。