存储介质之间的时间约束型数据复制的制作方法

本申请要求于2014年6月18日提交的题为“DATA STREAMING BETWEEN A MASTER AND PLURAL SLAVE DEVICES(主设备与多个从设备之间的数据流送)”的美国专利申请S/N.62/013,723的优先权，该美国专利申请通过援引全部纳入于此。

本申请还要求于2015年5月27日提交的题为“TIME-CONSTRAINED DATA COPYING BETWEEN STORAGE MEDIA(存储介质之间的时间约束型数据复制)”的美国专利申请S/N.14/722,291的优先权，该美国专利申请通过援引全部纳入于此。

背景

I.公开领域

本公开的技术一般涉及支持移动通信设备中的数据复制。

II.

背景技术：

移动通信设备在当前社会已变得越来越普遍。这些移动通信设备的盛行部分地是通过目前在此类设备上实现的许多功能来推动的。此类设备中增加的处理能力意味着移动通信设备已经从单纯的通信工具演进至复杂的移动娱乐中心，从而实现增强的用户体验。

移动通信设备通常包括话筒以及扬声器。移动通信设备中所使用的话筒和扬声器通常具有模拟接口，其需要在每对设备之间的专用双线连接。因为移动通信设备能够支持多个音频设备，所以可能希望允许移动通信设备中的微处理器或其他控制设备通过共用通信总线同时向多个音频设备传达音频数据。

在这方面，联盟已经开发出用于移动通信设备(“主设备”)的SoundWire^SM(SoundWire)通信协议，以经由一个或多个SoundWire从数据端口向一个或多个音频设备(“(诸)从设备”)分发数字音频流。有时，当从数据端口正从主设备接收数字音频流时，重新配置从数据端口以改进有效载荷传输控制和采样操作可能是必要的。因此，优化从数据端口的重新配置以获得改善的用户体验是合乎期望的。

公开概述

详细描述中公开的诸方面包括存储介质之间的时间约束型数据复制。当电子设备参与实时操作时，在某个时间约束内可能需要将多个数据块从一个存储介质复制到另一存储介质。例如，当联盟SoundWire^SM(SoundWire)数据端口正接收数字音频流时，可将操作控制数据从有源寄存器组复制到无源寄存器组以在一个SoundWire帧历时内重新配置SoundWire数据端口。在这方面，数据端口由第一寄存器组的多个寄存器可操作地控制。在时间限制内将多个寄存器从第一寄存器组复制到第二寄存器组，并且同时数据端口仍处于正被复制的多个寄存器的控制之下。通过在该时间限制内复制多个寄存器，可能防止数据端口中的操作中断并减少与寄存器复制操作相关联的带宽开销。

就此而言，在一个方面，提供了一种数据端口。该数据端口包括第一寄存器组，其包括多个第一寄存器。该第一寄存器组被配置成用作有源寄存器组以控制数据端口的当前操作。该数据端口还包括第二寄存器组，其包括多个第二寄存器。该第二寄存器组被配置成用作无源寄存器组以控制数据端口的将来操作。该数据端口还包括耦合至第一寄存器组和第二寄存器组的控制逻辑。该控制逻辑被配置成在时间限制内并且在不中断该数据端口的当前操作的情况下，将第一寄存器组的多个第一寄存器复制到第二寄存器组的多个第二寄存器。

在另一方面，提供了一种用于将数据端口从当前操作切换至将来操作的方法。该方法包括在数据端口中将被配置成控制当前操作的第一寄存器组的多个第一寄存器复制到被配置成控制将来操作的第二寄存器组的多个第二寄存器。该方法还包括在将第一寄存器组的多个第一寄存器复制到第二寄存器组的多个第二寄存器后，通过反转第一寄存器组和第二寄存器组来将数据端口从当前操作切换至将来操作。

在另一方面，提供了一种电子设备。该电子设备包括多个数据端口。该多个数据端口中的每个数据端口包括相应的第一寄存器组，其包括多个第一寄存器。该相应的第一寄存器组被配置成用作相应的有源寄存器组以控制数据端口的当前操作。该多个数据端口中的每个数据端口还包括相应的第二寄存器组，其包括多个第二寄存器。该相应的第二寄存器组被配置成用作相应的无源寄存器组以控制数据端口的将来操作。多个数据端口中的每个数据端口还包括耦合至相应的第一寄存器组和相应的第二寄存器组的相应的控制逻辑。该相应的控制逻辑被配置成在时间限制内且在不中断该数据端口的当前操作的情况下，将相应的第一寄存器组的多个第一寄存器复制到相应的第二寄存器组的多个第二寄存器。该电子设备还包括控制系统，其被配置成基于至少一个控制寄存器来控制多个数据端口。

在另一方面，提供了一种数据接口。该数据接口包括多个数据存储介质。多个数据存储介质中的每个数据存储介质包括多个相应的数据块。该数据接口还包括控制逻辑。该控制逻辑被配置成在多个数据存储介质中选择第一数据存储介质和第二数据存储介质。第一数据存储介质是用于控制数据接口的当前操作的有源数据存储介质。第二数据存储介质是用于控制数据接口的将来操作的无源数据存储介质。控制逻辑还被配置成在预定的时间限制内将第一数据存储介质的多个相应数据块复制到第二数据存储介质的多个相应数据块。控制逻辑还被配置成通过反转第一数据存储介质和第二数据存储介质将数据接口切换至将来操作。

附图简述

图1是根据2015年1月21日发布的联盟SoundWire规范版本1.0的示例性常规联盟SoundWire^SM(SoundWire)系统拓扑的示意图；

图2是SoundWire从设备的示例性常规结构的示意图；

图3是与根据SoundWire规范版本1.0将图2的SoundWire从设备中的数据接口从当前操作切换至将来操作相关联的示例性时间线的标绘；

图4是示例性SoundWire从设备的示意图，该SoundWire从设备被重新配置并且从当前操作切换至将来操作时支持时间约束型寄存器组复制；

图5是与图4的SoundWire从设备中的数据端口从当前操作到将来操作的时间约束型切换相关联的示例性时间线的标绘；

图6是图4的SoundWire从设备所采用的用于在时间限制内将数据端口从当前操作切换至将来操作的示例性操作切换过程的流程图；

图7是图4中被配置成基于控制信号和存储体选择信号来切换第一寄存器组和第二寄存器组的数据端口的示例性示意图；

图8是被配置成支持选自多个数据存储介质的两个数据存储介质之间的时间约束型数据复制的示例性数据接口的示意图；以及

图9是可采用图7的数据端口和图8的数据接口的示例性的基于处理器的系统的框图。

详细描述

现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。

在详细描述中公开的诸方面包括存储介质之间的时间约束型数据复制。当电子设备参与实时操作时，在某个时间限制内可能需要将多个数据块从一个存储介质复制到另一存储介质。例如，当联盟SoundWire^SM(SoundWire)数据端口正接收数字音频流时，可将操作控制数据从有源寄存器组复制到无源寄存器组，以在一个SoundWire帧历时内重新配置SoundWire数据端口。在这方面，数据端口由第一寄存器组的多个寄存器可操作地控制。该多个寄存器在时间限制内被从第一寄存器组复制到第二寄存器组，而数据端口仍处于正被复制的多个寄存器的控制之下。通过在该时间限制内复制多个寄存器，有可能防止数据端口处的操作中断并减少与寄存器复制操作相关联的带宽开销。

在讨论包括本公开的具体方面的存储介质之间的时间约束型数据复制的示例性方面之前，首先在图1-3中提供由常规SoundWire数据端口执行的寄存器组复制操作以及相关方面的简要概述。下面参照图4开始讨论存储介质之间的时间约束型数据复制的具体示例性方面的讨论。

在这方面，图1是根据2015年1月21日发布的联盟SoundWire规范版本1.0的示例性SoundWire系统拓扑100的示意图，其通过援引纳入于此。SoundWire系统拓扑100包括主设备102和多个从设备104(1)-104(M)。根据SoundWire规范版本1.0，主设备102可支持多达十一(11)个从设备。然而，主设备102在将来的SoundWire规范中支持多于11个从设备是可能的。主设备102提供数据接口106和时钟接口108。多个从设备104(1)-104(M)包括多个相应的从数据接口110(1)-110(M)和多个相应的从时钟接口112(1)-112(M)。主设备102从时钟接口108向多个从时钟接口112(1)-112(M)提供多个相应的时钟信号114(1)-114(M)。主设备102还在数据接口106与多个从数据接口110(1)-110(M)之间传达多个相应的数据信号116(1)-116(M)。多个数据信号116(1)-116(M)中的每个数据信号包括与多个从设备104(1)-104(M)中相应的从设备相关联的控制信息和多路复用有效载荷流。

为进一步解说多个从设备104(1)-104(M)的内部结构，接下来讨论作为非限制性示例的从设备104(X)。在这方面，图2是从设备104(X)的示例性常规结构200的示意图。

参照图2，经由内部SoundWire总线204向多个数据端口202(1)-202(N)提供经由从数据接口110(X)接收到的数据信号116(X)。多个数据端口202(1)-202(N)对应于多个相应的SoundWire信道206(1)-206(N)。在非限制性示例中，多个SoundWire信道206(1)-206(N)可以是音频信道。数据信号116(X)被解复用以生成控制信号208和对应于多个数据端口202(1)-202(N)的多个相应的SoundWire有效载荷流210(1)-210(N)。在这方面，多个数据端口202(1)-202(N)可以是多个SoundWire有效载荷流210(1)-210(N)的阱。

继续参照图2，多个数据端口202(1)-202(N)由多个相应的寄存器集212(1)-212(N)控制。在非限制性示例中，根据SoundWire规范，多个寄存器集212(1)-212(N)中的每个寄存器集占据始于十六进制地址0x0000并结束于十六进制地址0x003F的相应六十四字节(64字节)的地址空间。多个寄存器集212(1)-212(N)被分成多个相应的数据端口(DP)寄存器214(1)-214(N)(有时被称为非成组寄存器)、多个相应的第一寄存器组216(1)-216(N)以及多个相应的第二寄存器组218(1)-218(N)。为方便参照和解说，这里讨论数据端口202(Y)作为非限制性示例。

继续参照图2，寄存器集212(Y)控制去往数据端口202(Y)的有效载荷传输。具体地，DP寄存器214(Y)包含数据端口202(Y)的静态配置，该静态配置在数据端口202(Y)正接收SoundWire有效载荷流210(Y)时通常不变。相反，在第一寄存器组216(Y)和第二寄存器组218(Y)中复制数据端口202(Y)的动态配置，以促成数据端口202(Y)中的无缝操作变化，该动态配置在接收SoundWire有效载荷流210(Y)时可能发生变化。在这方面，在任何给定的时间，一个寄存器组(例如，第一寄存器组216(Y))被控制系统220选择以用作有源寄存器组从而控制数据端口202(Y)的操作(当前操作)，而另一寄存器组(例如，第二寄存器组218(Y))用作无源寄存器组并保持离线。当图1的主设备102需要针对与数据端口202(Y)的当前操作不同的将来操作重配置数据端口202(Y)时，控制系统220将数据端口202(Y)的动态配置从有源寄存器组(第一寄存器组216(Y))复制到无源寄存器组(第二寄存器组218(Y))，并且随后在该无源寄存器组中做必要的更新。这是更新数据端口202(Y)的动态配置的有效办法，尤其是在数据端口202(Y)继续接收SoundWire有效载荷流210(Y)时。一旦无源寄存器组中的更新完成，控制系统220就将无源寄存器组和有源寄存器组反转以使无源寄存器组(包含数据端口202(Y)的经更新动态配置)在线从而控制数据端口202(Y)的将来操作。结果，第二寄存器组218(Y)变为有源寄存器组，而第一寄存器组216(Y)变为无源寄存器组并保持离线。

继续参照图2，数据端口202(Y)的第一寄存器组216(Y)和第二寄存器组218(Y)分别包括多个第一寄存器222(1)-222(Q)和多个第二寄存器224(1)-224(Q)。在这方面，当控制系统220将数据端口202(Y)的动态配置从有源寄存器组复制到无源寄存器组时，多个第一寄存器222(1)-222(Q)按顺序复制到第二寄存器224(1)-224(Q)。如接下来在图3中所解说的，按顺序复制多个第一寄存器222(1)-222(Q)可妨碍数据端口220被及时更新。

在这方面，图3是与根据SoundWire规范版本1.0的将图2中的数据端口202(Y)从当前操作切换至将来操作相关联的示例性时间线300的标绘。图2的元件结合图3被引用，并且在此不再重复描述。

参照图3，根据SoundWire规范版本1.0，将一个寄存器从有源寄存器组复制到无源寄存器组花费SoundWire帧(例如，SoundWire写帧)的一个历时。在这方面，如时间线300中所解说的，第一寄存器222(1)在第一SoundWire帧F₁期间被复制到第二寄存器224(1)，第一寄存器222(2)在第二SoundWire帧F₂期间被复制到第二寄存器224(2)中，等等。在这方面，将多个第一寄存器222(1)-222(Q)复制到多个相应的第二寄存器224(1)-224(Q)将花费多个SoundWire帧F₁-F_Q。如果多个SoundWire帧F₁-F_Q中的每个帧具有帧历时D_F，则复制多个第一寄存器222(1)-222(Q)所需要的总时间量等于Q乘以D_F(Q×D_F)。根据先前在图2中的讨论，在SoundWire帧F_Q+1期间，第二寄存器组218(Y)从无源寄存器组切换至有源寄存器组。随后，数据端口202(Y)在SoundWire帧F_Q+2中切换至将来操作。在这方面，重配置数据端口202(Y)并将其切换至将来操作花费Q+1个SoundWire帧历时。如果图1的主设备102需要重配置从设备104(X)中的多个数据端口202(1)-202(N)中的多个数据端口，则重配置和切换时间的总量将会倍增。较长的重配置和切换延迟可妨碍数据端口202(Y)及时更新。结果，数据端口202(Y)的性能可能受损，且与重配置和切换数据端口202(Y)相关联的带宽开销可能增加。因此，能够以比跟随由SoundWire规范版本1.0定义的顺序重配置和切换办法更少的延迟和减少的带宽开销来重配置和切换数据端口202(Y)可能是合乎期望的。

在这方面，图4是示例性SoundWire从设备104’(X)的示意图，该从设备104’(X)在被重新配置并且从当前操作切换至将来操作时支持时间约束型寄存器组复制。图2和图4之间的共同元件以共同元件标号被示出，并且在本文中将不会重新描述。从设备104’(X)包括多个数据端口202’(1)-202’(N)。多个数据端口202’(1)-202’(N)包括多个相应的寄存器集212(1)-212(N)以及多个相应的控制逻辑400(1)-400(N)。在下文中讨论作为非限制性示例的数据端口202’(Y)。参考数据端口202’(Y)讨论的示例性方面同样地适用于多个数据端口202’(1)-202’(N)。

参照图4，控制逻辑400(Y)耦合至数据端口202’(Y)中的第一寄存器组216(Y)和第二寄存器组218(Y)。在非限制性示例中，控制逻辑400(Y)可以是基于硬件的控制逻辑。当数据端口202’(Y)从由例如第一寄存器组216(Y)控制的当前操作切换至由例如第二寄存器组218(Y)控制的将来操作时，第一寄存器组216(Y)中的多个第一寄存器222(1)-222(Q)基本上并发地被复制到第二寄存器组218(Y)中的多个第二寄存器224(1)-224(Q)。与根据SoundWire规范顺序地复制相反，通过基本上并发地复制多个第一寄存器222(1)-222(Q)，有可能在时间限制内复制多个第一寄存器222(1)-222(Q)。在非限制性示例中，时间限制可能与一个SoundWire帧的历时一样短。因此，数据端口202’(Y)能够以减少的延迟和带宽开销被重配置并切换至将来操作。此外，与要求完全并发地复制相反，通过基本上并发地复制多个第一寄存器222(1)-222(Q)，即使不能恰好同时地复制多个第一寄存器222(1)-222(Q)，也可能在时间限制内复制多个第一寄存器222(1)-222(Q)。也就是说，微小变化仍然是如本文所使用的术语“基本上并发”。

继续参照图4，从设备104’(X)还包括基于从控制端口(SCP)寄存器402来控制多个数据端口202’(1)-202’(N)的控制系统220’。在非限制性示例中，SCP寄存器402占据始于十六进制地址0x0040并结束于十六进制地址0x00FF的一百九十二字节(192字节)的地址空间。CopyPortBank(复制端口组)寄存器404被定义在被SCP寄存器402占据以控制多个控制逻辑400(1)-400(N)的地址空间内。CopyPortBank寄存器404包括多个端口位406(1)-406(N)，其被配置成控制多个相应的控制逻辑400(1)-400(N)。在非限制性示例中，CopyPortBank寄存器404可被配置成向多个控制逻辑400(1)-400(N)提供多个相应的组选择信号408(1)-408(N)。在另一非限制性示例中，多个端口位406(1)-406(N)中的一端口位被设置为一(1)以从多个数据端口202’(1)-202’(N)中选择相应的数据端口以执行组-复制操作。在这方面，多个数据端口202’(1)-202’(N)中的一个或多个数据端口可由CopyPortBank寄存器404选择以同时执行一个或多个相应的组-复制操作。

图5是与数据端口202’(Y)从当前操作到将来操作的时间约束型切换相关联的示例性时间线500的标绘。图4的元件结合图5被引用，并且在此不再重复描述。

参照图5，因为多个第一寄存器222(1)-222(Q)基本上并发地被复制到多个第二寄存器224(1)-224(Q)，所以复制多个第一寄存器224(1)-224(Q)花费仅一个SoundWire帧的历时D_F。如此，在SoundWire帧F₂期间，第二寄存器组218(Y)从无源寄存器组切换至有源寄存器组。因此，数据端口202’(Y)以较少的延迟和减少的带宽开销被重配置并从当前操作切换至将来操作。

图6是由图4的从设备104’(X)所采用的用于在时间限制内将数据端口202’(Y)从当前操作切换至将来操作的示例性操作切换过程600的流程图。图4的元件结合图6被引用，并且在此不再重复描述。

参照图6，为了将数据端口202’(Y)从当前操作切换至将来操作，被配置成控制当前操作的第一寄存器组216(Y)中的多个第一寄存器222(1)-222(Q)在时间限制内被复制到被配置成控制将来操作的第二寄存器组218(Y)中的多个第二寄存器224(1)-224(Q)(框602)。在非限制性示例中，时间限制可能与一个SoundWire帧的历时一样短。随后，通过使第一寄存器组216(Y)和第二寄存器组218(Y)反转来将数据端口202’(Y)从当前操作切换至将来操作(框604)。如此，第二寄存器组218(Y)变为有源寄存器组以控制数据端口202’(Y)的将来操作。

如上所讨论的，由控制逻辑400(Y)执行第一寄存器组216(Y)和第二寄存器组218(Y)的反转。为了进一步解说数据端口202’(Y)所采用的用以控制第一寄存器组216(Y)与第二寄存器组218(Y)之间的切换的机制，接下来提供并讨论图7。

在这方面，图7是图4的数据端口202’(Y)的示意图，其被配置成基于控制信号208和组选择信号408(Y)来切换第一寄存器组216(Y)和第二寄存器组218(Y)。图4和图7之间的共同元件以共同元件标号被示出，并且此处将不会重新描述。

参照图7，控制信号208包括写使能(write_enable)信号700和数据信号702。写使能信号700选择第一寄存器组216(Y)和第二寄存器组218(Y)之一用于写操作。例如，如果写使能信号700选择第一寄存器组216(Y)，则第一寄存器组216(Y)因此能用于写操作。控制逻辑400(Y)包括组反转逻辑704、第一复用器706、第二复用器708、第一与门710和第二与门712。

继续参照图7，第一与门710和第二与门712中的每一者被配置成分别接收第一输入信号S₁和第二输入信号S₂。第一输入信号S₁和第二输入信号S₂可被配置成表示或逻辑一(1)或逻辑零(0)。因此，只有当相应的第一输入信号S₁和相应的第二输入信号S₂两者都被提供为逻辑1时，第一与门710和第二与门712中的每一者才将相应的输出S_O生成为逻辑1。否则，相应的输出S_O将是逻辑0。

继续参照图7，被断言表示逻辑1的写使能信号700作为相应的第一输入信号S₁提供给第一与门710和第二与门712。第一与门710和第二与门712从组反转逻辑704进一步接收组_选择(bank_select)信号714作为相应的第二输入信号S₂。如图7中所解说的，第二与门712的相应的第二输入信号S₂从第一与门710的相应第二输入信号S₂反转而来。在这方面，第一与门信号710和第二与门信号712中只有一个能够将相应的输出信号S_O生成为逻辑1。换言之，第一与门710和第二与门712的相应输出S_O是互斥的，因此仅允许使能第一寄存器组216(Y)和第二寄存器组218(Y)之一用于写操作。在非限制性示例中，组反转逻辑704可被配置成通过将组_选择信号714提供为逻辑1或逻辑0来使能第一寄存器组216(Y)或第二寄存器组218(Y)用于写操作。在这方面，当组_选择信号714被断言为逻辑1时，第一与门710的相应输出S_O是逻辑1。另一方面，由于组_选择信号714作为经反转的第二输入信号S₂被提供给第二与门712，因此第二与门712的输出信号S_O是逻辑0。结果，第一寄存器组216(Y)被使能用于写操作。同样地，如果组_选择信号714被提供为逻辑0，则第二与门712的输出信号S_O将是逻辑1，而第一与门710的输出信号S_O将是逻辑0。因此，第二寄存器组218(Y)被使能用于写操作。

继续参照图7，第一复用器706和第二复用器708两者都在相应的第一输入线L₁上接收数据信号702。来自第一寄存器组216(Y)的第一输出716被环回至第二复用器708的相应的第二输入线L₂。来自第二寄存器组218(Y)的第二输出718被环回至第二复用器708的相应的第二输入线L₂。第一复用器706和第二复用器708两者都由图4的CopyPortBank寄存器404(未示出)提供的组选择信号408(Y)控制。在这方面，当组选择信号408(Y)被断言以选择数据端口202’(Y)时，如果第二寄存器组218(Y)被使能用于写操作，则第一寄存器组216(Y)被复制到第二寄存器组218(Y)。同样地，如果第一寄存器组216(Y)被使能用于写操作，则第二寄存器组218(Y)被复制到第一寄存器组216(Y)。

继续参照图7，第一寄存器组216(Y)的第一输出716和第二寄存器组218(Y)的第二输出718提供给选择复用器720。选择复用器720还由组_选择信号714控制。因此，当组_-选择信号714将第一寄存器组216(Y)使能用于写操作时，第一寄存器组216(Y)变为有源寄存器组，且包括数据信号702的第一输出716被提供给信道硬件722。在这方面，数据端口202’(Y)由第一寄存器组216(Y)控制。相反，当组_选择信号714将第二寄存器组218(Y)使能用于写操作时，第二寄存器组218(Y)变为有源寄存器组，且包括数据信号702的第二输出718被提供给信道硬件722。在这方面，数据端口202’(Y)由第二寄存器组218(Y)控制。

如以上参照图4-7所讨论的，第一寄存器组216(Y)与第二寄存器组218(Y)之间的时间约束型数据复制也可在未根据SoundWire规范配置的通用数据接口中提供。在这方面，图8是被配置成支持在选自多个数据存储介质802(1)-802(P)的两个数据存储介质之间的时间约束型数据复制的示例性数据接口800的示意图。

参照图8，数据接口800包括控制逻辑804，其被配置成执行选自多个数据存储介质802(1)-802(P)的第一数据存储介质802(A)与第二存储介质802(B)之间的时间约束型数据复制。在非限制性示例中，控制逻辑804可由硬件、软件或两者的组合来支持。在另一非限制性示例中，多个数据存储介质802(1)-802(P)可包括通用闪存(UFS)、通用串行总线(USB)存储、随机存取存储器(RAM)、只读存储器(ROM)以及硬盘驱动器。

继续参照图8，在非限制性示例中，第一数据存储介质802(A)用作有源数据存储介质，而第二数据存储介质802(B)用作无源数据存储介质。在这方面，第一数据存储介质802(A)在线并控制数据接口800的当前操作。另一方面，第二数据存储介质802(B)离线并可被配置成控制数据接口800的将来操作。

第一数据存储介质802(A)和第二数据存储介质802(B)各自包括多个相应的数据块806(1)-806(T)。控制逻辑804被配置成在预定时间限制内将第一数据存储介质802(A)中的多个相应的数据块806(1)-806(T)并发地复制到第二数据存储介质802(B)中的多个相应的数据块806(1)-806(T)。在非限制性示例中，该预定时间限制可基于在数据接口800中传递数据帧所需要的时间段。控制逻辑804进一步被配置成通过反转第一数据存储介质802(A)和第二数据存储介质802(B)来将数据接口800切换至将来操作。在这方面，当第一数据存储介质802(A)变为无源数据存储介质并保持离线时，第二数据存储介质802(B)变为有源数据存储介质并在线。

继续参照图8，由控制逻辑804执行的时间约束型数据复制操作可通过时间线图808进一步解说。在时间T₀，控制逻辑804在多个数据存储介质802(1)-802(P)中选择第一数据存储介质802(A)和第二数据存储介质802(B)。在时间T₁，控制逻辑804开始将第一数据存储介质802(A)的多个相应的数据块806(1)-806(T)复制到第二数据存储介质802(B)的多个相应的数据块806(1)-806(T)。控制逻辑804在时间T₂完成数据复制。在这方面，时间T₁与时间T₂之间的历时对应于预定时间限制。在时间T₂，控制逻辑804通过反转第一数据存储介质802(A)和第二数据存储介质802(B)来将数据接口800切换至将来操作。随后在时间T₃，数据接口在第二数据存储介质802(B)的控制下开始将来操作。

根据本文中所公开的诸方面的存储介质之间的时间约束型数据复制可在任何基于处理器的设备中提供或被集成于其中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。

在这方面，图9解说了可采用图7的数据端口202’(Y)和图8的数据接口800的基于处理器的系统900的示例。在该示例中，基于处理器的系统900包括一个或多个中央处理单元(CPU)902，其各自包括一个或多个处理器904。(诸)CPU 902可具有耦合至(诸)处理器904以用于对临时存储的数据快速访问的高速缓存存储器906。(诸)CPU 902耦合至系统总线908。如众所周知的，(诸)CPU 902通过在系统总线908上交换地址、控制、以及数据信息来与这些其他设备通信。尽管未在图9中解说，但可提供多个系统总线908，其中每个系统总线908构成不同的织构。

其他主设备和从设备可被连接到系统总线908。如图9中所解说的，作为示例，这些设备可包括存储器系统910、一个或多个输入设备912、一个或多个输出设备914、一个或多个网络接口设备916、以及一个或多个显示器控制器918。图7的数据端口202’(Y)和图8的数据接口800也可连接到系统总线908。(诸)输入设备912可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备914可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备916可以是被配置成允许往来于网络920的数据交换的任何设备。网络920可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙^TM网络或因特网。(诸)网络接口设备916可被配置成支持所期望的任何类型的通信协议。存储器系统910可包括一个或多个存储器单元922(0-N)以及存储器控制器924。

(诸)CPU 902还可被配置成通过系统总线908来访问(诸)显示器控制器918以控制发送给一个或多个显示器926的信息。(诸)显示器控制器918经由一个或多个视频处理器928向(诸)显示器926发送要显示的信息，视频处理器928将要显示的信息处理成适于(诸)显示器926的格式。(诸)显示器926可包括任何类型的显示器，包括但不限于：阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可被配置成存储所需的任何类型的信息。为了清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。

本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。

还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术中的任何一种来表示信息和信号。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、位(比特)、码元、以及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。