1.一种基于NAND FLASH接口的双通道ATA协议桥接装置，其特征在于，包括：
FLASH接口转LOCAL接口子模块（1），负责控制与外部FLASH主机控制器进行数据的读写，同时转换为LOCAL总线进行传输；
BCH纠错码子模块（2），用于进行数据的纠错与编码；
ATA接口子模块（3），负责控制与外部硬盘进行数据的读写；
所述FLASH接口转LOCAL接口子模块（1）与外部FLASH主机控制器之间、FLASH接口转LOCAL接口子模块（1）与BCH纠错码子模块（2）之间、BCH纠错码子模块（2）与ATA接口子模块（3）之间，以及ATA接口子模块（3）与外部硬盘之间均为双向通信连接；FLASH接口转LOCAL接口子模块（1）与外部FLASH主机控制器相连接的一端为FLASH接口端，FLASH接口转LOCAL接口子模块（1）与BCH纠错码子模块（2）相连接的一端为LOCAL接口端，所述FLASH接口转LOCAL接口子模块（1）的FLASH接口端数量根据硬盘接口的不同而不同：
当采用PATA硬盘接口时，则使用单通道FLASH接口；
当采用SATA硬盘接口时，则使用双通道FLASH接口。
2.根据权利要求1所述的桥接装置，其特征在于，所述FLASH接口转LOCAL接口子模块（1）包括：
接口模块NAND_IF（101），负责完成将收发的命令和数据按照FLASH接口时序信息操作，采用双通道结构同时完成两个FLASH通道的命令和数据交互；
数据通路控制模块DATA_PATH（102），当NAND_IF（101）采用双通道结构进行数据读写时，DATA_PATH（102）负责对双通道的数据进行排序与缓存，完成DATA_PATH（102）两端数据流速度匹配；
逻辑通路控制模块CTRL_FLW（103），负责接收、解析主机控制器端发送的指令，将读写控制信号传递到DATA_PATH模块（102），同时根据解析出的命令码产生相应的回复状态返回给主机控制器端；
初始化控制模块INIT_CTRL（104），负责完成FLASH接口转LOCAL接口子模块（1）两端的初始化命令交互，完成从主机控制器端FLASH接口数据传输模式、ATA传输模式、ECC是否使能、读写数据是否开启去反功能、读写数据是否开启加解扰功能和加解扰种子参数配置；
所述DATA_PATH（102）依次通过读数据缓存器模块RDFIFO（105）、读数据取反模块Rdata_inv（106）和解扰模块Descrambler（107）读取NAND_IF（101）的数据，所述DATA_PATH（102）依次通过加扰模块Scrambler（108）、写数据取反模块Wdata_inv（109）和写数据缓存模块WRFIFO（110）将数据写入NAND_IF（101）。
3.根据权利要求1所述的桥接装置，其特征在于，所述BCH纠错码子模块（2）包括：运算模块BCH_OPR（201）、数据控制模块BCH_CTRL（202）、LOCAL端写数据缓存模块WR_FIFO（203）、LOCAL端读数据缓存模块RD_FIFO（204）、ATA端写数据缓存模块ATA_WR_FIFO（205）以及ATA端读数据缓存模块ATA_RD_FIFO（206）；
当数据从FLASH端写入到ATA端时，数据首先进入WR_FIFO（203）中，然后通过多路选择器选择直接进入ATA_WR_FIFO（205）或经过BCH_OPR（201）后再进入ATA_WR_FIFO（205）；
当数据从ATA端读出到FLASH端时，数据首先进入ATA_RD_FIFO（206）中，然后通过多路选择器选择直接进入RD_FIFO（204）或经过BCH_OPR（201）后再进入RD_FIFO（204）。
4.根据权利要求3所述的桥接装置，其特征在于，当数据从FLASH端写入到ATA端时，数据首先进入WR_FIFO（203）中，然后通过多路选择器，由写使能旁路使能信号w_bypass_en选择是否经过BCH_OPR（201）进行纠错：
若w_bypass_en信号为低电平0，则数据不经过BCH_OPR（201）纠错，直接进入ATA_WR_FIFO（205），等待ATA端数据传输；
若w_bypass_en信号为高电平1，则与数据相对应的BCH码值输入到BCH_OPR（201）：若BCH错误校验多项式结果为0，则表明输入数据无错误，继续输出数据到ATA_WR_FIFO（205）；若BCH错误校验多项式结果不为0，则表示数据在传输过程中出现了错误，进入纠错阶段，如果错误数据位在可纠错个数范围内，则置位bch错误发生标志位error_status_ok为1，纠错完成后，数据继续进入ATA_WR_FIFO（205），若错误数据位超过可纠错个数范围，则置位bch错误发生标志位error_status_fail为1，同时置位bch错误停止标志位error_stop停止向后的数据传输，等待CTRL_FLW（103）处理。
5.根据权利要求3所述的桥接装置，其特征在于，当数据从ATA端读出到FLASH端时，数据首先进入ATA_RD_FIFO（206）中，然后通过多路选择器，由读使能旁路使能信号r_bypass_en选择是否经过BCH_OPR（201）进行编码：
若r_bypass_en信号为低电平0，则数据不经过BCH_OPR（201）编码，直接进入到RD_FIFO（204），等待FLASH端数据传输；
若r_bypass_en信号为高电平1，则数据进入BCH_OPR（201），同时根据输入数据计算出BCH码值，将数据以及BCH码值继续输出数据到RD_FIFO（204）。
6.根据权利要求1所述的桥接装置，其特征在于，所述ATA接口子模块（3）包括：SATA协议控制模块SATA_CTRL（301）、PATA协议控制模块PATA_CTRL（302）、串行ATA接口电路模块SATA_PHY（303）和并行ATA接口电路模块PATA_PHY（304）；所述SATA_CTRL（301）和PATA_CTRL（302）通过多路选择器与BCH纠错码子模块（2）进行数据交互，SATA_PHY（303）的一端与SATA_CTRL（301）双向连接、另一端与外部硬盘SATA DEVICE双向连接，PATA_PHY（304）的一端与PATA_CTRL（302）双向连接、另一端与外部硬盘PATA DEVICE双向连接。
7.根据权利要求6所述的桥接装置，其特征在于，
所述SATA_PHY （303）完成串行ATA物理层接口时序操作，包含两条高速单工通道的低压差分信号收发器，分别负责接收和发送数据，支持150MB/s、300MB/s和600MB/s速率传输模式，采用8B/10B编码方式，保证底层数据完整性；
所述PATA_PHY（304）完成并行ATA物理层接口时序操作，最高支持150MB/s速率传输，支持时钟数据单沿模式SDR、时钟数据双沿模式DDR，采用循环冗余校验CRC保证底层数据完整性。