一种基于大容量FPGA的采集处理卡系统的制作方法

本发明涉及数据采集处理技术领域，具体的涉及一种基于大容量FPGA的采集处理卡系统。

背景技术：

数据采集处理信号采集处理板主要应用于信号回波采集、雷达信号侦察接收、储频干扰、软件无线电等需要采集处理的场合，在这些应用中要求数据采集处理板能够同时拥有强大的采集能力、处理能力和高速传输能力。

当前业内大多数采集处理板都是由单片ADC和FPGA芯片构建的，存在采样率低、采样带宽小、容量小、信号处理能力低等缺点。

技术实现要素：

本发明的目的即在于克服现有技术的不足，提供一种基于大容量FPGA的采集处理卡系统，本发明采用FPGA+DSP构架，提高本采集处理卡的信号处理能力，且具有较大的存储容量，解决了目前信息采集处理板无法满足实践需求的技术问题。

本发明的发明目的通过下述技术方案实现：

一种基于大容量FPGA的采集处理卡系统，包括AD芯片、FPGA和DSP，所述AD芯片支持14bit/400MSPS采样，AD芯片用于对SMA接入的中频信号进行采集和转换，所述AD芯片与FPGA通信，所述FPGA与DSP之间通信，所述DSP与上位机通信，所述FPGA为LX155芯片，所述FPGA用于对AD芯片送入数据进行解析，并将解析后的数据传输给DSP，所述DSP用于将FPGA送入的数据进行FFT运算，并将运算结果打包传输给上位机。

本发明通过SMA将中频信号传输给AD芯片，AD芯片将完成数据高速转换后送入FPGA解析，然后经DSP进行FFT运算，再由PC104+总线传输给上位机，上位机也可以通过PC104+总线下传命令和参数给DSP和FPGA。本发明中AD芯片采样率最高可达14bit/400MSPS，又以FPGA+DSP构架完成数据处理，FPGA选用大容量的LX155芯片，使本发明具有数据存储量大、处理能力强等有益效果，可满足现在信号处理板的市场需求。

进一步的，SMA接入的中频信号分两路输入AD芯片，一路经AD芯片后直接输出至FPGA，另一路经过一个前端藕合后再输入AD芯片，所述前端藕合包括依次连接的第一级变压器、和第二级变压器，所述第一级变压器用于将SMA接入的中频信号由单端信号转换为差分信号，所述第二级变压器用于调整将第一级变压器转换后的差分信号正负两端的幅度和相位的一致性，第二级变压器调整后的信号经RC阻容网络后输入至AD芯片。未经前端藕合的一路信号用于FPGA保存AD芯片的原始数据，中频信号经前端藕合后减小谐波失真，便于FPGA进行解析处理。

进一步的，所述FPGA外挂两组DDR2控制器，每一组所述DDR2控制器容量为512MB，数据位宽为16bits，支持两组DDR2的乒乓操作，DDR2控制器用于缓存AD芯片的原始数据。

进一步的，所述FPGA为LX155芯片，所述DSP为ADSP-TS201芯片，所述DSP外挂有SDRAM和FLASH。

进一步的，所述SDRAM芯片为MT48LC32M16A2TG-75IT，所述FLASH芯片为S29GL032N90TFI03。

进一步的，所述FPGA解析后的数据通过EDMA方式传输给DSP。

进一步的，还包括时钟管理模块，所述时钟管理模块包括一个50MHz晶振和一个40MHz，其中50MHz晶振经时钟芯片A后为AD芯片提供时钟，40MHz晶振经时钟芯片A后为FPGA和DSP提供时钟。

进一步的，所述DSP通过PC104+总线与上位机通信。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明中AD芯片采样率最高可达14bit/400MSPS，又以FPGA+DSP构架完成数据处理，FPGA选用大容量的LX155芯片，使本发明具有数据存储量大、处理能力强等有益效果，可满足现在信号处理板的市场需求。另外，本发明中SMA接入的中频信号分两路输入AD芯片，一路经AD芯片后直接输出至FPGA，另一路经过一个前端藕合后再输入AD芯片，中频信号经前端藕合后减小谐波失真，便于FPGA进行解析处理。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明的原理框图；

图2为本发明中前端藕合原理框图；

图3为本发明的时钟分配示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1：

如图1所示，一种基于大容量FPGA的采集处理卡系统，包括AD芯片、FPGA和DSP， AD芯片支持14bit/400MSPS采样，AD芯片用于对SMA接入的中频信号进行采集和转换， AD芯片与FPGA通信， FPGA与DSP之间通信，所述DSP与上位机通信， FPGA为LX155芯片， FPGA用于对AD芯片送入数据进行解析，并将解析后的数据传输给DSP， DSP用于将FPGA送入的数据进行FFT运算，并将运算结果打包传输给上位机。

本发明通过SMA将中频信号传输给AD芯片，AD芯片将完成数据高速转换后送入FPGA解析，然后经DSP进行FFT运算，再由PC104+总线传输给上位机，上位机也可以通过PC104+总线下传命令和参数给DSP和FPGA。本发明中AD芯片采样率最高可达14bit/400MSPS，又以FPGA+DSP构架完成数据处理，FPGA选用大容量的LX155芯片，使本发明具有数据存储量大、处理能力强等有益效果，可满足现在信号处理板的市场需求。

实施例2：

本实施例是在上述实施例基础上做的进一步改进，如图1和图2所示，在本实施例中， SMA接入的中频信号分两路输入AD芯片，一路经AD芯片后直接输出至FPGA，另一路经过一个前端藕合后再输入AD芯片，前端藕合包括依次连接的第一级变压器、和第二级变压器，第一级变压器用于将SMA接入的中频信号由单端信号转换为差分信号，第二级变压器用于调整将第一级变压器转换后的差分信号正负两端的幅度和相位的一致性，第二级变压器调整后的信号经RC阻容网络后输入至AD芯片。未经前端藕合的一路信号用于FPGA保存AD芯片的原始数据，中频信号经前端藕合后减小谐波失真，便于FPGA进行解析处理。

AD芯片的VCM电压由内部提供，信号进入AD芯片后在内部将信号抬到VCM电平上去。AD芯片需要模拟5V，数字3.3V和模拟3.3V三种电源，器件总功耗在2.5W左右。将PC104+总线的5V进过一系列的滤波处理后送给AD芯片作为模拟5V电源，数字3.3V采样整板的数字3.3V电源，模拟3.3V电源是5V电源进行LDO电源转换后单独作为AD芯片的模拟电源，以上的电源方案，能够降低电源对AD芯片的干扰，给AD芯片提供干净的工作电源，确保AD芯片的性能能够达到良好的状态。

ADC的数字输出方式为LVDS并行输出，输出的数据格式为Offset Binary。ADC的数字输出信号应该分配到FPGA的同一个BANK，且该BANK的电平需设计为2.5V。

实施例3：

本实施例是在上述实施例基础上做的进一步改进，如图1和图2所示，在本实施例中，FPGA外挂两组DDR2控制器，每一组所述DDR2控制器容量为512MB，数据位宽为16bits，支持两组DDR2的乒乓操作，DDR2控制器用于缓存AD芯片的原始数据。FPGA选用LX155芯片， DSP选用ADSP-TS201芯片， DSP外挂有SDRAM和FLASH。SDRAM选用MT48LC32M16A2TG-75IT， FLASH选用S29GL032N90TFI03。FPGA解析后的数据通过EDMA方式传输给DSP，DSP通过PC104+总线与上位机通信。

实施例4：

本实施例是在上述实施例基础上做的进一步改进，如图1、图2和图3所示，在本实施例中，本发明还包括时钟管理模块，时钟管理模块包括一个50MHz晶振和一个40MHz，其中50MHz晶振经时钟芯片A后为AD芯片提供时钟，40MHz晶振经时钟芯片A后为FPGA和DSP提供时钟。Clk200M时钟为时钟芯片正常工作后输出的数据同步时钟，该时钟需要接到FPGA的全局时钟引脚上，FPGA通过该数据同步时钟来进行A/D数据的锁存，由于输出的为200MHz的同步时钟，在FPGA中需要按照DDR模拟进行A/D数据的锁存，上下沿同时锁数，从而实现400Msps的数据率。

时钟走线时应避免从电源特别是开关电源部分穿过，也要避免从BGA中间横穿（连接到BGA引脚的情况除外），同时时钟信号的线宽和间距等也应满足50欧阻抗要求。时钟走线过程中应避免锐角的情况，从而减小其反射带来的次生干扰。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。