一种用于嵌入式处理器扩展DVI显示输出的电路及方法与流程

本发明属于显示驱动技术领域，具体涉及一种用于嵌入式处理器扩展DVI显示输出的电路及方法。

背景技术：

嵌入式处理器以其优良的性能及其较低功耗已经广泛的应用在工业、医疗、航空、航天等领域。在头盔显示器应用中，嵌入式处理器除了要完成对外部传感器的数据进行解算外，还需要把通过机上总线接收到视频数据经过特定处理后能够直接显示输出。而像P2020等嵌入式处理器多数都不具备能够直接显示输出视频的能力，往往需要借助其他的专用的显示处理芯片(例如GPU处理器)来实现，实现架构复杂，软硬件开销大，实时性较低。

技术实现要素：

本发明提供了一种用于嵌入式处理器扩展DVI显示输出的电路及方法，以解决现有嵌入式处理器无法直接显示输出处理后的视频图像的问题，实现架构简单，软硬件开销较小，实时性高。

本发明的技术方案为：

所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：由嵌入式处理器，FPGA芯片和DVI编码芯片组成；

嵌入式处理器处理生成的图像画面数据存入在内存中开辟的指定的帧缓存区域；嵌入式处理器控制FPGA芯片通过PCIe总线以Bus Master DMA方式从嵌入式处理器内存中指定的帧缓存区域逐像素读取数据；FPGA芯片实现数据串并转换及提取有效像素数据，并根据设定的分辨率按照VESA标准的输出RGB并行视频数据；FPGA芯片输出的RGB并行视频数据通过DVI编码芯片实现DVI视频数据的输出。

进一步的优选方案，所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：所述帧缓存区域为物理地址连续的帧缓存区域。

进一步的优选方案，所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：一帧图像数据通过DMA数据传输的次数由图像大小和一次DMA传输的字节数决定；每次DMA传输开始时机由FPGA芯片产生的表示上一次传输数据输出即将完成的中断信号触发。

进一步的优选方案，所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：一次DMA传输最大不超过4096bytes，能够通过多次DMA传输完成一帧图像数据的传输。

进一步的优选方案，所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：FPGA芯片采用串行流水线架构实现数据串并转换、有效像素数据的提取以及按照VESA标准的输出并行RGB视频数据。

所述一种用于嵌入式处理器扩展DVI显示输出的方法，其特征在于：包括以下步骤：

步骤1：在嵌入式处理器运行内存中开辟一段物理地址连续的区域作为帧缓存区域；

步骤2：通过嵌入式处理器将处理生成的图像数据放入所述帧缓存区域；

步骤3：嵌入式处理器控制FPGA芯片利用PCIe总线以Bus Master DMA方式从所述的帧缓存区域逐像素读取图像数据，一次DMA传输最大不超过4096bytes；

步骤4：在FPGA芯片中实现数据串并转换及有效像素数据提取，并根据设定的分辨率输出符合VESA标准的并行RGB数据；

步骤5：待上次DMA传输像素数据即将输出完时，以中断方式通知嵌入式处理器，并开始下一次DMA数据传输；

步骤6：重复步骤3～步骤5；直至一帧图像数据传输完成；

步骤7：重复步骤6，实现图像数据的连续显示输出。

有益效果

本发明的有益成果是：本发明通过嵌入式处理器自带的PCIe接口，采用简单的架构和较少的软硬件开销，实现了嵌入式处理器直接DVI扩展显示输出，满足了在特定头盔显示器应用，拓展了嵌入式处理器应用范围。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1：嵌入式处理器扩展DVI显示输出的硬件架构

图2：一帧图像DMA数据传输流程图；

图3：FPGA内部逻辑实现框图；

图4：本发明工作流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

本发明提供了一种用于嵌入式处理器扩展DVI显示输出的电路及方法，以解决现有嵌入式处理器无法直接显示输出处理后的视频图像的问题，实现架构简单，软硬件开销较小，实时性高。

如图1所示，一种用于嵌入式处理器扩展DVI显示输出的电路由嵌入式处理器，小型低容量FPGA芯片和DVI编码芯片组成。

嵌入式处理器处理生成的图像画面数据存入在内存中开辟的指定的帧缓存区域，优选物理地址连续的帧缓存区域。

嵌入式处理器(作为RC)控制FPGA芯片(作为EP)通过PCIe总线以Bus Master DMA方式从嵌入式处理器内存中指定的帧缓存区域逐像素读取数据。其中一帧图像数据通过DMA数据传输的次数由图像大小和一次DMA传输的字节数决定；一次DMA传输最大不超过4096bytes，能够通过多次DMA传输完成一帧图像数据的传输。每次DMA传输开始时机由FPGA芯片产生的表示上一次传输数据输出即将完成的中断信号触发。

FPGA芯片实现数据串并转换及提取有效像素数据，并根据设定的分辨率按照VESA标准的输出RGB并行视频数据。FPGA芯片输出的RGB并行视频数据通过DVI编码芯片实现DVI视频数据的输出。

FPGA芯片采用串行流水线架构实现数据串并转换、有效像素数据的提取以及按照VESA标准的输出并行RGB视频数据。FPGA内部逻辑实现架构如图3所示。

利用上述硬件电路实现用于嵌入式处理器扩展DVI显示输出的方法，包括以下步骤：

步骤1：在嵌入式处理器运行内存中开辟一段物理地址连续的区域作为帧缓存区域；

步骤2：通过嵌入式处理器将处理生成的图像数据放入所述帧缓存区域；

步骤3：嵌入式处理器控制FPGA芯片利用PCIe总线以Bus Master DMA方式从所述的帧缓存区域逐像素读取图像数据，一次DMA传输最大不超过4096bytes；

步骤4：在FPGA芯片中实现数据串并转换及有效像素数据提取，并根据设定的分辨率输出符合VESA标准的并行RGB数据；

步骤5：待上次DMA传输像素数据即将输出完时，以中断方式通知嵌入式处理器，并开始下一次DMA数据传输；

步骤6：重复步骤3～步骤5；直至一帧图像数据传输完成；

步骤7：重复步骤6，实现图像数据的连续显示输出。所述的FPGA输出的连续的RGB并行视频数据通过DVI编码芯片实现DVI视频数据的连续稳定输出。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。